TWI465895B - 低功率模式錯誤回復方法，系統及裝置 - Google Patents

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Description

低功率模式錯誤回復方法，系統及裝置
本揭示內容係關於一種離開一功率節省模式(例如，深休眠模式)之半導體積體電路器件，而更特定言之，其係用於提供關鍵的啟用及/或組態信號之錯誤偵測以及在偵測到該錯誤時自該功率節省"深休眠"模式之一隨後的故障安全回復。
積體電路器件係製造成具有縮減的電晶體幾何尺寸，從而在其操作期間產生增加的洩漏電流。當不需要積體電路器件之操作時，減少洩漏電流的一解決方式係將該積體電路器件的某些或大多數電晶體邏輯電路關閉及/或從該等電晶體邏輯電路移除功率。此將積體電路器件之大多數電晶體邏輯電路置入一"低功率消耗模式"(例如，一"深休眠模式")，其使得在可透過軟體及/或韌體定義之延長之待命條件期間該積體電路器件之功率消耗實質上減少。
例如，低功率消耗(深休眠)模式可將該積體電路器件中之大多數電路關閉而同時(例如)透過保存單元仍維護在積體電路器件之內部及外部連接點兩者的邏輯位準值。該等保存單元可用於保持(例如，"保存")在該積體電路器件即將進入該深休眠模式前存在的外部輸入－輸出(I/O)之邏輯位準、內部狀態、組態及/或啟用信號。由於該深休眠模式對該積體電路器件的電路所起作用之性質，因此進入及退出該深休眠模式必須儘可能堅固。
因此，極有可能的係，針對深休眠模式之組態輸入中之一硬體錯誤可致使積體電路器件進入一其可能永遠無法喚醒之狀態。此喚醒能力之喪失將有效閉鎖(停機)積體電路器件使得其永遠無法從深休眠模式回復及離開該模式。從該深休眠模式退出之堅固性可透過一深休眠監視計時器(DSWDT)及類似物之使用來實現。然而，何以確保DSWDT或其他退出功能之堅固性，使得積體電路器件不致陷於一無法回復之深休眠模式？
因此，需要防止將積體電路器件截獲於無法回復之深休眠模式中。依據本揭示內容之原理，一旦偵測到一錯誤，積體電路器件便可採用一預定義的固定序列及預定數量之時間自一深休眠模式執行一保證退出。此可提供用於在實質上所有時間自一電路錯誤回復之一軟體選項。
一般而言，可自保存單元來驅動DSWDT或其他深休眠退出功能電路之啟用及組態輸入，該等保存單元無論積體電路器件係處於深休眠模式或離開深休眠模式皆始終保持功率(主動邏輯位準)。然而，何以保證此等保存單元本身不被破壞呢？例如，由於可改變儲存在一或多個保存單元中的邏輯位準之電晶體單元破壞及/或瞬變(雜訊)，而可能出現軟誤差。
依據本揭示內容之原理，可使用兩個保存單元作為具有其誤差偵測之雙冗餘儲存。在該積體電路器件進入該深休眠模式之前，該兩個保存單元之一單元儲存一邏輯位準而 另一保存單元儲存此邏輯位準之反向。對該兩個保存單元(一保存單元對)之該等輸出執行一互斥式OR(XOR)使得若該保存單元對之兩個保存單元不具有儲存於其中之相反的邏輯位準，則該個別XOR輸出一針對此保存單元對之誤差。
因此，對進入一深休眠模式及/或離開一深休眠模式之正確操作而言關鍵的啟用及組態資料可以係儲存在一適當數目之保存單元對中，該等保存單元對之每一對具有一誤差偵測功能，例如，對來自含有用於深休眠回復電路(例如，DSWDT)的啟用及組態資料之保存單元對之個別對之非反向及反向的所儲存邏輯位準進行XOR。但一啟用及/或組態誤差之產生不應引起該積體電路器件之一總體重設，此總體重設可能干擾現有的輸入－輸出邏輯位準及遍布該積體電路器件的其他資料位準，例如，儲存在其他保存單元(例如，用於維護外部輸入－輸出邏輯位準之該些保存單元)中之邏輯位準。
因此，對在任何一或多個保存單元對中之一誤差的偵測將強迫該DSWDT或其他深休眠退出功能電路採取一預建立的喚醒組態，該喚醒組態將導致積體電路器件離開深休眠模式。一旦離開深休眠模式，該積體電路器件便可能能夠對一與DSWDT或其他深休眠退出功能電路相關聯之一軟誤差進行校正或自其回復。此預建立的喚醒組態可以係儲存於揮發性(例如，在一不處於深休眠模式的記憶體中儲存之一喚醒程式)及/或非揮發性記憶體(例如，熔絲鏈、 金屬化、電可抹除及可程式化記憶體(EEPROM)、快閃記憶體及類似物)中。同樣地，儲存在該等保存單元對中之邏輯位準可來自揮發性及/或非揮發性記憶體，其包含製造者及/或使用者定義之喚醒程式協定。深休眠模式及低功率模式可在本文中互換使用以表示一積體電路器件可進入而減少其功率消耗的任何模式。
依據本揭示內容中所說明之一特定範例性具體實施例，一種具有一低功率模式之積體電路器件包括：功率可控制邏輯；用於該功率可控制邏輯之功率控制，其中該功率控制致使該功率可控制邏輯進入一低功率模式並自該模式返回；在該功率可控制邏輯與該功率控制之間耦合的至少一保存單元對，其中該至少一保存單元對具有誤差偵測；以及當該功率可控制邏輯處於該低功率模式中時該至少一保存單元對儲存用於該功率控制之組態資訊；其中若對於儲存在該至少一保存單元對中之該組態資訊偵測一誤差，則該功率控制令該功率可控制邏輯自該低功率模式返回。
依據本揭示內容中所說明之另一特定範例性具體實施例，一種用以確保自一積體電路器件之一低功率模式回復之方法包括以下步驟：進入一低功率模式；將用於控制一積體電路器件之一低功率模式的組態資訊儲存在至少一保存單元對中；偵測在該至少一保存單元對中之該儲存的組態資訊係破壞之時間；以及在偵測到該至少一保存單元對中之已破壞的儲存的組態資訊時隨即強迫該積體電路器件自該低功率模式回復。
現在參考圖式來示意性解說特定範例性具體實施例的細節。圖式中相同元件將由相同數字表示，而類似元件將由具有不同小寫字母下標的相同數字來表示。
參考圖1，其中描述依據本揭示內容之一特定範例性具體實施例之一具有功率可控制邏輯的積體電路器件之一示意性方塊圖。一積體電路器件102包括功率可控制邏輯104、保存單元106、輸入接收器及輸出驅動器108及功率控制110。另外，計時器118(例如，監視計時器、深休眠監視計時器等)、計數器120及/或邏輯122(例如，暫存器、組合邏輯、鎖存器等)可耦合至該等保存單元106之相關聯者。
該積體電路器件102可發揮一數位及/或類比(混合信號)器件之功能，其中其功率消耗電路(例如，功率可控制邏輯104)可在未使用時關閉(例如，置入一深休眠及/或低功率模式)以便保存自一電源(例如，電池、太陽電池、晶載電壓調節器等)供應之電力。該功率可控制邏輯104可以係與電源斷開而同時保存單元106、功率控制110、輸入－輸出108、計時器118、計數器120及/或邏輯122一直保持連接至電源。
可以各種方式來程式化功率控制110以便執行該功率可控制邏輯104之一關閉(例如，深休眠模式及/或低功率模式)，然後在特定情形下重新將功率施加於該功率可控制邏輯104(例如，自一深休眠及/或低功率模式喚醒)。功率 控制110及/或計時器118可包含一深休眠監視計時器(DSWDT)及類似物，其中該等保存單元106之某些單元可保持組態及啟用資訊(例如，資料位元，每保存單元一位元)用於功率控制110的操作。可在一操作模式中將該組態及啟用資訊自該功率可控制邏輯104供應至個別保存單元106，其中該等個別保存單元106在自該功率可控制邏輯104移除電力而器件102處於深休眠模式中時保持此資訊。該組態及啟用資訊可係使用者及/或製造者定義。
參考圖2，其描述依據本揭示內容之一特定範例性具體實施例之一具有誤差偵測之保存單元對的一示意圖。具有誤差偵測之該保存單元對通常由數字200表示，其包括一第一保存單元202、一第二保存單元204、一反相器206、一NXOR閘極210及一AND閘極220。該保存單元對200具有一自該功率可控制邏輯104耦合至一個別邏輯輸出(圖1)之輸入118。當該積體電路器件102處於一低功率及/或深休眠模式中時，移除電壓VDDL ，而VDDH 一直保持通電以便在低功率及/或深休眠之整個週期讓該等保存單元106(圖1)維護功能性。
視需要，當VDDL 電壓與VDDH 電壓不相同時，在該功率可控制邏輯104與該保存單元對200之間可使用一緩衝器208(例如，位準轉譯器)。該緩衝器208具有一自該功率可控制邏輯104耦合至一個別邏輯輸出(未顯示)之輸入218。當該積體電路器件102處於一低功率深休眠模式中時移除電壓VDDL ，而VDDH 一直保持通電以便在深休眠之整個週期 讓保存單元106維護功能性。
該第一保存單元202儲存一來自該功率可控制邏輯104之非反向邏輯位準且該第二保存單元204儲存一來自該功率可控制邏輯104之反向邏輯位準(透過反相器206)。現在，該等第一及第二保存單元202及204分別形成一儲存來自該功率可控制邏輯104之非反向及反向邏輯位準的保存單元對。該等第一及第二保存單元202及204之輸出係由NXOR閘極210來監視。一般地，該等第一及第二保存單元202及204之輸出將為相反邏輯位準且該NXOR閘極210之輸出將在邏輯"0"。然而，若該等第一及第二保存單元202及204之一者受到破壞，則在向NXOR閘極210之輸入的邏輯位準將變成相同且該NXOR閘極210之輸出將在邏輯"1"。
可預期(且在本揭示內容之範疇內)，該等第一及第二保存單元202及204可儲存相同的邏輯位準，而可將該第一保存單元202之Q輸出(未顯示)及該第二保存單元204之Q非輸出(未顯示)替代地用作向NXOR閘極210的輸入。當在鎖存器線116上判定邏輯"1"時，如上所說明，該等第一及第二保存單元202及204將分別儲存非反向及反向邏輯位準，而AND閘極220將經啟用使得若NXOR閘極210之輸出變成邏輯"1"(例如，保存單元202或204之一者的內容之破壞)，則將在誤差線114上判定邏輯"1"。可接著使用誤差線114來強迫功率控制110令功率可控制邏輯114離開低功率模式及/或深休眠模式(圖1)。
參考圖3，其描述依據本揭示內容之一特定範例性具體 實施例之圖1所描述積體電路器件之一部分的一更詳細示意性方塊圖。正如如上所說明，複數個保存單元對200可用於儲存用於功率控制110之組態及啟用資訊(例如，輸出212)。然而，若在該等誤差線114之任一或多個線上指示一誤差，則必須採取一定行動而不至於致使該積體電路器件102進入一總體重設，該總體重設可破壞該器件102之外部輸出及/或輸入必須保持的關鍵邏輯位準及/或內部資料儲存值(未顯示)。
依據本揭示內容之原理，當控制該功率控制110之組態及/或啟用位元之一或多個位元受到破壞(如在該等誤差線114之一或多個線上之一誤差誤信號所指示)時，可由在信號線322上具有一邏輯"1"輸出之OR閘極320來起始自該深休眠模式之一強迫退出。無論何時只要在信號線322上存在一邏輯"1"，該功率控制可強迫或切換至一自該深休眠模式的預定義退出策略使得可重新啟動該功率可控制邏輯104而運行於其中之一軟體程式或外部干涉可以一定方式處置該誤差線114上的誤差指示之任何成因。該預定義深休眠退出策略(例如，固定組態及/或啟用資訊)可以係儲存在該功率控制110及/或該等保存單元對200(由虛線所示的控制)中。除標記一"誤差"狀態外，此預定義深休眠退出策略係類似於一"正常"退出策略。軟體控制接著具有保存或釋放輸入－輸出信號之選項，如Michael Simmons及Igor Wojewoda於2006年12月12日申請的名稱為"在一低功率模式期間及當離開一低功率模式時維護輸入及/或輸出組態 及資料狀態"之共同擁有美國專利申請案序列號11/609,610中對此所作之更完全的定義。
參考圖4，其描述依據本揭示內容之一特定範例性具體實施例當在與圖1所示積體電路器件的功率控制相關聯之一保存單元對中偵測到一誤差時具有強迫功率恢復之一低功率模式控制序列之一示意性操作流程圖。在步驟400中進入一低功率模式，接著在步驟402中，將一組態(或啟用)位元儲存在一第一保存單元中。在步驟404中，將該組態(或啟用)位元反向並儲存在一第二保存單元中。接著在步驟406中，該積體電路器件將該功率可控制邏輯關閉電源。在步驟408中，比較該等第一與第二保存單元輸出。接著步驟410決定此等輸出是否處於相同的邏輯位準(例如，一單元之軟誤差)。若該等輸出相同，則步驟412強迫自該低功率(深休眠)模式退出。
雖然已參考本揭示內容的範例性具體實施例來描述、說明及定義本揭示內容之具體實施例，但此類參考並不暗示對本揭示內容之一限制，且不應推斷任何此類限制。正如熟習此項技術者及受益於此揭示內容者所知，所揭示之標的在形式及功能上容許相當大的修改、變更及等效方案。本揭示內容所描述與說明的具體實施例僅係範例，並非詳盡說明本揭示內容之範疇。
102‧‧‧積體電路器件
104‧‧‧功率可控制邏輯
106‧‧‧保存單元
108‧‧‧輸入接收器及輸出驅動器/輸入－輸出
110‧‧‧功率控制
114‧‧‧錯誤線
116‧‧‧鎖存器線
118‧‧‧計時器/輸入
120‧‧‧計數器
122‧‧‧邏輯
200‧‧‧保存單元對
202‧‧‧第一保存單元
204‧‧‧第二保存單元
206‧‧‧反相器
208‧‧‧緩衝器
210‧‧‧NXOR閘極
212‧‧‧輸出
218‧‧‧輸入
220‧‧‧AND閘極
320‧‧‧OR閘極
322‧‧‧信號線
參考下文說明並結合附圖，可更全面地瞭解本發明，其中： 圖1解說依據本揭示內容之一特定範例性具體實施例之一具有功率可控制邏輯的積體電路器件之一示意性方塊圖；圖2解說依據本揭示內容之一特定範例性具體實施例之一具有誤差偵測之保存單元對的一示意圖；圖3解說依據本揭示內容之一特定範例性具體實施例之圖1所描述積體電路器件之一部分的一更詳細示意性方塊圖；以及圖4解說依據本揭示內容之一特定範例性具體實施例當在與圖1所示積體電路器件的功率控制相關聯之一保存單元對中偵測到一誤差時具有強迫功率恢復之一低功率模式控制序列之一示意性操作流程圖。
雖然本揭示內容易受各種修改與替代形式之影響，但圖式中顯示其特定範例性具體實施例且於本文中作詳細說明。然而，應明白，本文中關於特定範例性具體實施例的說明之目的並非將本揭示內容限制於本文揭示的特定形式，相反，本揭示內容欲涵蓋隨附申請專利範圍所定義之所有修改與等效方案。
102‧‧‧積體電路器件
104‧‧‧功率可控制邏輯
106‧‧‧保存單元
108‧‧‧輸入接收器及輸出驅動器/輸入－輸出
110‧‧‧功率控制
114‧‧‧錯誤線
116‧‧‧鎖存器線
118‧‧‧計時器/輸入
120‧‧‧計數器
122‧‧‧邏輯

Claims (17)

  1. 一種具有一低功率模式之積體電路器件，其包括：一功率可控制電路；一功率控制，其係用於該功率可控制電路，其中該功率控制致使該功率可控制電路進入至一低功率模式及自該模式返回；至少一保存單元對，其係耦合於該功率可控制電路與該功率控制之間，其中該至少一保存單元對具有連續誤差偵測；以及當該功率可控制電路處於該低功率模式中時，該至少一保存單元對儲存用於該至少一保存單元對之每一者之該功率控制之組態資訊之一位元；其中若針對儲存在該至少一保存單元對中之該組態資訊偵測到一誤差，則產生一誤差信號，其強迫該功率控制令該功率可控制電路自該低功率模式返回至用於處理已偵測之該誤差之一預定誤差離開模式。
  2. 如請求項1之積體電路器件，其中具有誤差偵測之該至少一保存單元對包括：一第一保存單元，其儲存一非反向組態資訊位元；一第二保存單元，其儲存一反向組態資訊位元；以及一比較電路，其係用於決定該等第一與第二保存單元是否具有實質上處於相同邏輯位準之輸出，其中若該等第一及第二保存單元輸出係實質上處於相同邏輯位準則產生該誤差信號。
  3. 如請求項1之積體電路器件，其中該預定誤差離開模式包括用於該功率控制之預定強迫組態資訊。
  4. 如請求項1之積體電路器件，其中該至少一保存單元對係在該功率可控制電路處於該低功率模式中時，儲存用於該功率控制之一啟用及該組態資訊的複數個保存單元對。
  5. 如請求項3之積體電路器件，其中該功率控制儲存用於在偵測到該誤差時組態該功率控制之操作的預定強迫組態資訊。
  6. 如請求項5之積體電路器件，其中該預定強迫組態資訊係儲存在一非揮發性記憶體中。
  7. 如請求項1之積體電路器件，其中該低功率模式係一深休眠模式。
  8. 如請求項7之積體電路器件，其中該功率控制係一深休眠監視計時器。
  9. 如請求項1之積體電路器件，其中該功率可控制電路包括數位邏輯與類比電路兩者。
  10. 如請求項1之積體電路器件，其進一步包括耦合至該至少一保存單元對之至少一計時器。
  11. 如請求項1之積體電路器件，其進一步包括耦合至該至少一保存單元對之至少一計數器。
  12. 如請求項1之積體電路器件，其進一步包括耦合至該至少一保存單元對之邏輯。
  13. 一種用於確保自一積體電路器件之一低功率模式回復之 方法，該方法包括以下步驟：進入一低功率模式；將用於控制該積體電路器件之功率可控制電路之一低功率模式的組態資訊儲存在至少一保存單元對中；連續偵測在該至少一保存單元對中之儲存的組態資訊被破壞之時間；以及在偵測到該至少一保存單元對中之已破壞的儲存的組態資訊時，隨即強迫該積體電路器件之該功率可控制電路自該低功率模式回復至一預定誤差離開模式。
  14. 如請求項13之方法，其中儲存組態資訊之該步驟包括以下步驟：在該至少一保存單元對之一對中儲存非反向組態資訊；以及在該至少一保存單元對之另一對中儲存反向組態資訊。
  15. 如請求項13之方法，其中偵測該儲存的組態資訊被破壞的時間之該步驟包括以下步驟：將該儲存的非反向組態資訊與該反向組態資訊比較；若該非反向組態資訊與該反向組態資訊之任何個別資訊係實質上處於該相同邏輯位準，則產生一誤差信號。
  16. 如請求項13之方法，其中在偵測到已破壞的儲存的組態資訊時隨即強迫該積體電路器件之該功率可控制電路自該低功率模式回復之該步驟包括以下步驟： 強迫使用回復組態資訊；以及藉由使用該強迫回復資訊令該積體電路器件之該功率可控制電路自該低功率模式返回。
  17. 如請求項13之方法，其中該低功率模式係一深休眠模式。
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