TW201741813A - 記憶裝置之深度省電模式退出控制 - Google Patents

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Abstract

可在深度省電模式中操作之記憶裝置可包括：命令行用戶界面；電壓調整器，具有為該記憶裝置的複數個零組件提供一供應電壓之輸出，在此該複數個零組件包含該命令行用戶界面；喚醒電路，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟；該記憶裝置係可操作，以回應於接收第一預定命令而進入該深度省電模式，該第一預定命令造成該電壓調整器的輸出將為失能，以使該複數個零組件在該深度省電模式期間完全地切斷電源；及該記憶裝置係可操作，以回應於接收硬體重置命令順序、重置引腳判定、電源循環、及第二預定命令的其中一者退出該深度省電模式。

Description

記憶裝置之深度省電模式退出控制
此申請案主張2016年2月11日提出的美國臨時申請案第62/294,264號之利益，且其全部以引用的方式併入本文中。本發明大致上有關於半導體裝置之領域。更明確地是，本發明的實施例有關於記憶裝置之電力控制模式。
記憶裝置能採用各種模式，由此某一電路系統被失能，以便減少該裝置的耗電量。在很多手提式、電池供電之應用中，耗電量係特別重要的。此等應用之範例可包括行動電話、呼叫器、攝影記錄器、及膝上型電腦。這些應用/裝置典型需要該最低可能的耗電量，以便延長電池壽命及容納較小、較低容量電池之使用，以便減少該裝置尺寸、成本、及重量。
一種可在深度省電模式中操作之記憶裝置，該記憶裝置包含：a)一命令行用戶界面；b)一電壓調整器，具有為該記憶裝置的複數個零組件提供一供應電壓之輸出，其中該複數個零組件包含該命令行用戶界面；c)一喚醒電路，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟；d)該記憶裝置係可操作以回應於接收一第一預定命令而進入該深度省電模式，該第一預定命令造成該電壓調整器的輸出將為失能，以使該複數個零組件在該深度省電模式期間完全地切斷電源；及e)該記憶裝置係可操作以回應於接收一硬體重置命令順序、一重置引腳判定、一電源循環、及一第二預定命令的其中一者退出該深度省電模式，藉此造成該電壓調整器之輸出將被賦能，以將電力提供至該複數個零組件。
100‧‧‧方塊圖
102‧‧‧主機
104‧‧‧記憶裝置
202‧‧‧VCC(接入電路的電壓)域方塊
204‧‧‧VDD(器件內部的工作電壓)域方塊
206‧‧‧高電壓(HV)電荷泵
208‧‧‧記憶體陣列
210‧‧‧SPI匯流排
212‧‧‧輸入/輸出緩衝器
214‧‧‧儲存元件
216‧‧‧位準移位器
218‧‧‧低壓差輸出(LDO)調整器
220‧‧‧輸入/輸出(I/O)控制器
222‧‧‧命令行用戶界面(CUI)
224‧‧‧XY控制器
226‧‧‧膠合邏輯
228‧‧‧控制器
230‧‧‧記憶體
300‧‧‧波形圖
400‧‧‧波形圖
404‧‧‧記憶裝置
500‧‧‧波形圖
600‧‧‧波形圖
700‧‧‧波形圖
800‧‧‧波形圖
圖1係按照本發明的實施例之範例主機及記憶裝置配置的概要方塊圖。
圖2係按照本發明之實施例的記憶裝置中之各種範例資料處理單元的概要方塊圖。
圖3係按照本發明之實施例的進入深度省電模式之範例操作的波形圖。
圖4係按照本發明之實施例的退出深度省電模式之第一範例硬體重置操作的波形圖。
圖5係按照本發明之實施例的退出深度省電模式之第二範例硬體重置操作的波形圖。
圖6係包括按照本發明之實施例的第二範例硬體重置操作之電力曲線的波形圖。
圖7係按照本發明之實施例的退出深度省電模式之範例專屬回復命令的波形圖。
圖8係按照本發明之實施例的退出深度省電模式之範例方法的流程圖。
現在將詳細地參考本發明之特別實施例，其範例係在所附圖面中被說明。雖然本發明將會敘述該等較佳實施例，其應了解它們係不意欲將本發明限制於這些實施例。反而，本發明係意欲涵蓋另外選擇、修改及同等項，其可被包括在如藉由所附申請專利所界定的本發明之精神及範圍內。再者，於本發明的以下詳細敘述中，極多特定細節被提出，以便提供本發明之完全理解。然而，對於熟習此技術領域者將輕易地變得明顯的是本發明可被實踐，而沒有這些特定細節。於其他情況中，熟知方法、程序、製程、零組件、結構、及電路尚未被詳細地敘述，以便不會不需要地使本發明之態樣變模糊。
以在電腦、處理器、控制器、裝置、及/或記憶體內的資料流、信號、或波形上之操作的製程、程序、邏輯方塊、功能方塊、處理、概要符號、及/或其他符號表示之觀點，該詳細敘述的隨後一些部份被呈 現。這些敘述及表示大致上係藉由那些熟習於該資料處理技術領域者所使用，以有效地傳達其工作之內容至其他熟習於該技術領域者。通常，雖然非必須，所操縱的數量採取電力、磁性、光學、或量子信號之形式，而能夠被儲存、傳送、組合、比較、及以別的方式操縱於電腦或資料處理系統中。其偶而已證實方便的，主要地用於一般用法之理由，以意指這些信號當作位元、波、波形、流、值、元件、符號、字母、名詞、數目等。
特別的實施例可為針對記憶裝置，包括揮發性(例如SRAM、DRAM等)或非揮發性記憶體(NVM)裝置、諸如快閃記憶體、R-RAM、M-RAM、E2ROM、及CBRAM，只舉一些例子。特別之實施例能包括操作快閃記憶體及/或電阻式開關記憶體的結構及方法，其能於一或多個電阻及/或電容狀態之間被寫入(程式設計/抹除)。於一範例中，CBRAM儲存元件可經建構，使得當大於定限電壓的正向偏壓或逆向偏壓係施加越過該CBRAM儲存元件之電極，該CBRAM儲存元件的電性質(例如電阻)能改變。寫入操作可為記憶體(例如NVM)裝置上之任何操作，其係意欲改變該裝置上的記憶體位置之至少一者的狀態。再者，寫入操作能包括程式操作(例如由1至0地改變資料狀態)及抹除操作(例如由0至1地改變資料狀態)。當然，該等資料狀態及/或該儲存元件之電阻位準可為以任何合適的方式預定義；然而，該寫入操作可大致上涉及確保記憶體胞元被放入或保持在該想要狀態中。無論如何，某些實施例係適合於任何型式之記憶裝置，包括揮發性及非揮發性型式/裝置兩者，且其可包括電阻式開關記憶裝置。
在一實施例中，可於深度省電模式中操作的記憶裝置能包括：(i)命令行用戶界面；(ii)電壓調整器，具有為該記憶裝置之複數個零組件提供一供應電壓的輸出，在此該複數個零組件包括該命令行用戶界面；(iii)喚醒電路，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟；(iv)該記憶裝置係可操作，以回應於接收第一預定命令而進入該深度省電模式，該第一預定命令造成該電壓調整器之輸出將為失能，以使該複數個零組件在該深度省電模式期間完全地切斷電源；及(v)該記憶裝置係可操作，以回應於接收硬體重置命令順序、重置引腳判定、電源循環、及第二預定命令的其中一者退出該深度省電模式，藉此造成該電壓調整器之輸出將被賦能，以將電力提供至該複數個零組件。
現在參考圖1，所顯示者係按照本發明的實施例之範例主機及記憶裝置配置的概要方塊圖100。於此範例中，主機102可經由序列界面與記憶裝置104界接。譬如，主機102可為任何合適之控制器(例如中央處理單元(CPU)、MCU、通用處理器、GPU、DSP等)，且記憶裝置404可為任何型式的記憶裝置(例如SRAM、DRAM、EEPROM、快閃記憶體、CBRAM、磁性RAM、ReRAM等)。記憶裝置104可如此在各種記憶體技術、諸如非揮發性型式中被實施。於一些案例中，記憶裝置104可為串列式快閃記憶體，其可在非揮發性記憶體之更傳統型式中、或於CBRAM/ReRAM電阻式開關記憶體中被實施。
各種界面信號、諸如於串列周邊界面(SPI)界面中能被包括用於主機102及記憶裝置104間之通訊。於此範例單一SPI組構/模式中，串列時鐘(SCK)能提供一時脈至裝置104，並可被用來控制資料的流動至該裝置及來自該裝置之資料的流動。命令、位址、及輸入資料(例如在該SI引腳上)可被鎖存在SCK之上升邊緣，而輸出資料(例如在該SO引腳上或經由輸入/輸出引腳)能在SCK的下降邊緣上、或藉由在一些配置中之資料選通離開。該重置引腳(RESET_)能被使用於終止進行中的操作，及重置記憶裝置104之內部狀態機(例如至閒置狀態)。記憶裝置104能保留於該重置條件中，只要低位準係存在該重置引腳上。亦因為記憶裝置104能包括電力開啟重置電路系統，於電力開啟順序期間在該重置引腳上可為無任何限制。於一些其它實作中，記憶裝置104不能包括該重置引腳(RESET_)，並可代替地包括固持引腳(HOLD_)。
晶片選擇(CS_)可被利用來選擇記憶裝置104，諸如由在複數個此等記憶裝置之中，或以別的方式當作一存取該裝置之方式。當該晶片選擇信號係反判定(例如在高位準)時，記憶裝置104將亦取消選擇，並可被放置在待命模式中。啟動該晶片選擇信號(例如在CS_上經由高至低的變遷)可被利用於開始一操作，且使該晶片選擇信號返回至高狀態能被利用於終止操作。用於內部自定時操作(例如程式或抹除循環)，記憶裝置104不能進入待命模式，直至該特別之進行中操作的完成，如果晶片選擇於該操作期間係反判定。防寫入(WP_)能藉由暫存器(例如該扇區保護暫存器)被利用於為保護所指定之扇區的保護。譬如，此等扇區可被保護免於程式及抹除操 作。如此，如果程式或抹除命令被發出至記憶裝置104，同時該防寫入引腳經判定，該裝置可忽略該命令及沒有執行任何操作。
在此範例SPI界面中，其可為“單一SPI模式”，資料能經由串列輸入(SI)信號被提供至記憶裝置104。該串列輸入能被利用於包括命令及位址順序之資料輸入。譬如，該串列輸入引腳上的資料可被鎖存在SCK之上升邊緣上，且在該串列輸入引腳上的資料能被忽略，如果該裝置係取消選擇(例如當該晶片選擇信號係反判定時)。資料可被由記憶裝置104經由串列輸出(SO)信號輸出。譬如，在該串列輸出上之資料能為在SCK的下降邊緣上離開，且當該裝置係取消選擇時(例如當該晶片選擇信號係反判定時)，該串列輸出信號可為於高阻抗狀態中。在特別實施例中，記憶裝置104可支撐各種SPI模式或組構、諸如單一SPI、QPI、及八進位(octal)模式。再者，記憶裝置104之界面模式能回應於寫入命令被改變至該單一SPI模式，而不管本界面模式，其中自動進入省電模式在其完成之後發生。
記憶裝置104可包括具有輸出的電壓調整器，該輸出提供用於該記憶裝置之各種其他零組件的電壓源，包括命令行用戶界面。藉由透過該界面將預定命令提供(例如由主機102)至該記憶裝置，該記憶裝置可被放置進入深度省電(UDPD)模式。隨著在其中之適當世代電路系統，該UDPD模式能造成該電壓調整器的輸出失效。為了將記憶裝置104帶出該深度省電模式，喚醒信號或另一命令可被提供至該記憶裝置。
為了提供此操作，記憶裝置104能包括喚醒電路，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟。當該記憶裝置係於該深度省電模式中時，該喚醒信號或命令之接收能造成該電壓調整器及相關電路系統的輸出啟動，藉此提供電力至先前切斷電源之零組件。如將在下面被更詳細地討論，於某些實施例中，額外的功能性可被包括在該喚醒相關電路系統或UDPD控制中，其甚至當該記憶裝置於該深度省電模式中時可保持電力開啟。
許多應用使用快閃記憶裝置以便儲存程式碼。於一些案例中，該程式碼可在該應用電源開啟之後被拷貝至外部或嵌入式微控制器RAM。於此案例中，既然該碼係由該快閃記憶體漸變成RAM，該快閃記憶體可能不需要被存取，直至該下一電力循環。如此，其可能想要的是將該 快閃記憶裝置放置進入盡可能低之電力模式，以便消耗最小的電流量。沿著這些線，一些應用完全由該快閃記憶裝置移除電力，以便減少該耗電量。然而，此方法可傾向於增加應用複雜性及/或成本，因為外部電力管理裝置、諸如低壓差輸出(LDO)調整器可被利用，以便切斷至該快閃記憶裝置之電力。
例如，記憶裝置104可在深度省電模式中操作，其中只極微量電流係取自該裝置。於一些實作中，該深度省電模式可允許該平均電流消耗被減少至低於一微安培(uA)，且於一些案例中，如低達50奈安培(nA)。於一態樣中，記憶裝置104可包括具有輸出之電壓調整器，該輸出提供用於該記憶裝置的各種其他零組件之電壓源，包括命令行用戶界面。藉由將預定命令提供(例如由主機102)至該記憶裝置，該記憶裝置可被放置進入深度省電模式，該預定命令造成該電壓調整器(與相關聯的調整電路系統)之輸出失效。
為了將該記憶裝置帶出該深度省電模式，喚醒信號或命令能被提供至該記憶裝置。該記憶裝置能包括喚醒電路，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟。當該記憶裝置係於該深度省電模式中時，該喚醒信號或命令的接收可接著造成該電壓調整器(與相關聯之調整電路系統)的輸出啟動，藉此提供電力至先前被完全地切斷電源之零組件。其他態樣有關涉及可於深度省電模式中操作的記憶裝置之方法及系統。
在某些實施例中，該記憶裝置能被置入該深度省電模式，且能於一方式中退出該深度省電模式，該方式節省在用於其他系統功能的主要主機處理器(例如102)上之通用輸入/輸出(GP I/O)引腳。藉由使用操作碼將該記憶裝置置入該深度省電模式，較大彈性亦能被提供。再者，更複雜、外部電力管理裝置、諸如低壓差輸出(LDO)調整器能被消除，以便減少總成本。此外，該整個系統的可靠性可經過更少零組件之使用被增強。
參考圖2，所顯示者係按照本發明的實施例之記憶裝置中的各種範例資料處理單元之概要方塊圖。大致上，記憶裝置104能包括VCC(接入電路的電壓)域方塊(例如藉由VCC電源所供電的功能方塊或電路及使用VCC電源操作)202、VDD(器件內部的工作電壓)域方塊(例如藉由減少或不同之功率級VDD所供電的功能方塊或電路及使用減少或不同之功率級VDD 操作)204、高電壓(HV)電荷泵206、及記憶體陣列208。該記憶裝置104本身可為藉由外部VCC電源所供電，並能包括具有一輸出的低壓差輸出(LDO)調整器218，該輸出具有內部晶載電壓源之作用，以將該VDD電壓位準提供至VDD域方塊204、高電壓電荷泵206、及記憶體陣列208。據此，VDD域方塊204、高電壓電荷泵206、及記憶體陣列208可為藉由LDO調整器218所供電。
於此特別範例中，VCC域方塊202亦可包括輸入/輸出緩衝器212、位準移位器216、及儲存元件214。譬如，儲存元件214(例如鎖存器、正反器電路等)能儲存LDO調整器218的賦能/失能狀態。此外，VDD域方塊204能包括各種數位電路，諸如控制器228；輸入/輸出(I/O)控制器220；記憶體230(例如RAM及/或ROM)；命令行用戶界面(CUI)222；膠合邏輯226，以便界接於其他邏輯單元之間；及XY控制器224，與記憶體陣列208界接。位準移位器216可為數位傳送裝置，其在該VCC及VDD源域之間轉換信號。於一些案例中，該VCC域能以2.5伏特操作，反之該VDD域能以1.8伏特操作，但這些電壓可在其他實作中不同。
記憶裝置104的操作能藉由來自主機處理器102之指令所控制。於此特別範例中，有效指令以該CS_信號的下降邊緣開始，隨後隨著該緩衝器或主記憶體位址位置為8位元操作碼(opcode)。於一些案例中，記憶裝置104能儲存程式碼，其可在該給定應用的電源開啟之後被拷貝進入主機處理器102中所嵌入的外部RAM或RAM。如果記憶裝置104不需要被存取，直至該下一電力循環，其可為想要的將記憶裝置104置入盡可能低之電力模式，以便消耗最小電流量。在此亦可有其他狀況，其中其想要的是將記憶裝置104置入此一省電模式。
如上述，記憶裝置104能被放置於深度省電模式中，其中只極微量電流係取自該裝置。於一些實作中，該深度省電模式可允許該平均電流消耗被減少至很低於一微安培(uA)，且於一些案例中，如低達50奈安培(nA)。用這種方法，當該裝置係於該深度省電模式中操作時，該電流消耗可被減少達幾乎十的因數，如比較於正常之操作。然而，於其他實作中，該深度省電模式中的實際耗電量可不同。無論如何，當於該深度省電模式中時，該記憶裝置之耗電量大體上可被減少。
該深度省電模式可完全地關掉在該VDD域(例如204)中操作的記憶裝置104之零組件。再者，用於由該深度省電模式退出記憶裝置104的各種方式能夠被支援在某些實施例中。譬如，硬體重置命令順序(看例如圖4)、硬體重置引腳判定(看例如圖5)、電力循環/VCC循環、及預定SPI命令(看例如圖7)可被支援，使得這些之任一者導致記憶裝置104由該深度省電模式退出。
進入該深度省電模式能藉由將來自主機處理器的獨特預定8位元命令操作碼102透過該SPI匯流排210提供至輸入/輸出緩衝器212所完成。在接收該獨特的命令操作碼之後，緩衝器212可通過該獨特的命令操作碼至命令行用戶界面222。命令行用戶界面222能接著使該操作碼通過至與解碼該命令有關聯之位準移位器216。位準移位器216能將該操作碼轉換至適當的VCC域電壓位準，並可將該操作碼傳送至儲存元件214(例如正反器電路)。儲存元件214可接著產生信號，以造成LDO調整器218之輸出失效。使LDO調整器218的輸出失效可關閉記憶裝置212之VDD域方塊204、以及記憶體陣列208、及高電壓電荷泵206的電源。如此，於該深度省電模式中，通常藉由該VDD電壓源所供電之所有零組件可被完全地切斷電源。藉由關掉記憶裝置104中的額外內部電路系統，如比較於其他低電力或待命模式，該深度省電模式能允許記憶裝置104消耗更少電力。
既然幾乎所有有源電路系統係於該深度省電模式中關掉以節省電力，輸入/輸出控制器220及命令行用戶界面222可於該深度省電模式中被完全地切斷電源。在該記憶裝置進入該深度省電模式之後(及在其退出該模式之前)，既然記錄進入記憶裝置104的任何額外資料可被忽略，所有隨後之命令亦可被忽略，直至該裝置退出該深度省電模式。在另一方面，因所有此等命令可被忽略，該深度省電模式能被用作額外的保護機制，而免於程式及抹除操作。然而，如將在下面被更詳細地討論，所有此等隨後之命令不能被忽略，且預先的某些命令可被接收、諸如在下面於圖7中所顯示者，其提供一退出該深度省電模式之方式。
當記憶裝置104係在該深度省電模式中時，該裝置能繼續藉由該VCC電壓所供電，使得該等VCC域方塊202(包括儲存元件214、LDO調整器218、及輸入/輸出(I/O)緩衝器212)可保持連接至該VCC電壓。雖然如 此，於此狀態中，能被實施為相當小的電路之LDO調整器218可具有相當小的洩漏量，藉此於該深度省電模式期間幫助將記憶裝置104之總耗電量維持在相當低位準。
如比較於該現存待命及深度省電模式，藉由關掉額外的內部電路系統，該深度省電模式能允許該裝置進一步減少其能量消耗。於“常規”之深度省電模式中，如與深度省電模式相反，LDO 218可保留在、或以別的方式至該記憶體陣列之電力上，且如果在此無LDO，另一電路系統能保留。對比之下，LDO 218係於該深度省電模式期間關掉，以便使用其輸出完全關掉所有該電路系統，包括於VDD域204、HV幫浦216、及記憶體陣列208中的電路。當該記憶裝置係在該深度省電模式中時，隨同來自深度省電模式命令之回復，該讀取狀態暫存器命令(看例如圖7)可為該裝置能辨識的僅有命令。當讀取在此模式中之狀態暫存器時，所有位元可讀取為“1”，指示該裝置係於UDPD模式中。包括來自深度省電命令的回復之所有其他命令可被忽略，除非該相同的操作碼(例如ABh)被採用於來自該超深省電模式命令之回復以及來自深度省電模式命令的回復兩者，使得該相同命令能被使用於由休眠模式兩者喚醒。無論如何，既然所有寫入命令可被忽略，該UDPD模式本質上可被用作額外之保護機制，而免於一些應用中的不小心或無意之程式及抹除操作。
現在參考圖3，所顯示者係按照本發明的實施例之進入深度省電模式的範例操作之波形圖300。進入該深度省電模式可為藉由僅只該CS_引腳判定、在該操作碼(例如79h)中計時、且接著反判定該CS_引腳所完成。在該操作碼之後記錄進入該裝置的任何額外資料可被忽略。當該CS_引腳被反判定時，該記憶裝置可在tEUDPD之最大時間內進入該深度省電模式。譬如，該全部操作碼必需在該CS_引腳被反判定之前記錄；以別的方式，一旦該CS_引腳被反判定，該裝置可放棄該操作及返回至該待命模式。此外，該裝置可在一電力循環之後預設至該待命模式。如果內部自定時的操作、諸如程式或抹除循環係進行中，該深度省電命令可被忽略。
特別實施例亦可在一程式或抹除操作之後支援“自動”深度省電模式輸入，其可在完成內部定時程式或抹除操作之後，允許該記憶裝置藉由自動地進入該深度省電模式而進一步減少其能量消耗。該程式或 抹除操作可為字塊或晶片抹除命令、位元組/分頁程式命令、或至主記憶體分頁程式的緩衝器之任何一者，而沒有內建的抹除命令。注意該緩衝器寫入命令或該等暫存器寫入命令之任何一者不能造成該裝置進入該深度省電模式。無論如何，不管該記憶裝置如何進入該深度省電模式(例如經由直接命令或自動地)，特別實施例提供用於退出該深度省電模式的各種控制機制。
在程式/抹除操作之後，該“自動”深度省電(AUDPD)模式能藉由設定例如狀態/控制暫存器中的自動深度省電啟動位元所啟動。每一次該裝置進入深度省電，AUDPD可被清除，故其可被再次設定，如果在自動深度省電之後的另一程式或抹除操作係想要的。當在程式/抹除操作之後使用自動深度省電模式時，該記憶裝置可於該程式或抹除命令被開始之後在tAUDPD內切換至該標準SPI模式。當該程式或抹除操作兩者係仍然在進行中及在該裝置已進入深度省電模式之後時，所有狀態讀取操作可因此使用該標準SPI模式被施行。
於一些案例中，所有輸入引腳可必需為在有效CMOS位準，以便使在該深度省電模式中的耗電量減至最小。於由深度省電恢複/退出時，所有內部暫存器(例如除了狀態/控制暫存器中之寫入完成狀態位元以外)可為在該電力開啟預設狀態。此外，記憶裝置104可在單一SPI模式中喚醒，縱使其係於QPI或八進位模式中，包括雙倍或多倍資料速率，當其進入深度省電時。於一些實作中，如果內部自定時的操作、諸如程式或抹除循環係在進行中，該深度省電命令可被忽略。如上述，輸入/輸出控制器220及命令行用戶界面222可於該深度省電模式期間被完全地切斷電源。如此，當該裝置係於該深度省電模式中時，典型之所有操作碼命令可被記憶裝置104所忽略。然而，某些實施例可支援透過該SPI資料於SPI匯流排210的線路中所送出之預定操作碼命令，其可被使用來將記憶裝置104帶出該深度省電模式(看例如圖7)。
在一範例中，為了喚醒記憶裝置104並將其帶出該深度省電模式，只切換SPI匯流排210的SPI CS_線上之信號將不是有效的。寧可，預定操作碼(例如ABh)可經由輸入/輸出緩衝器212及儲存元件214中之專屬電路系統被提供及解碼。當記憶裝置104係於該深度省電模式中時，緩衝器 212可記錄於該串列輸入信號中，並使該串列輸入信號直接地通過至儲存元件214，其能產生一信號，以如果匹配該預定操作碼造成LDO調整器218的輸出啟動。啟動LDO調整器218之輸出能將該VDD電壓提供至該各種VDD域方塊204、以及至高電壓電荷泵206與記憶體陣列208，如此使記憶裝置104恢復至該待命模式。如此，雖然記憶裝置104使用某一命令(例如該操作碼)被放置進入該深度省電模式，該記憶裝置能使用記憶裝置104的適當硬體特色、或不同命令/操作碼被帶出該深度省電模式。
在特別實施例中，該晶片選擇信號可另一選擇地被使用在異於讓該記憶裝置離開該深度省電模式之其他目的。於此案例中，該晶片選擇信號能被利用，以便將命令送至該記憶裝置，而沒有將該裝置喚醒。用這種方法，其他喚醒信號或命令能被採用，以便退出該深度省電模式。譬如，隨同來自深度省電命令之專屬喚醒(例如操作碼=ABh)，該狀態讀取命令能被採用，以便控制記憶裝置104由該深度省電模式退出。於一範例中，該狀態讀取命令能提供狀態資料，而未將該記憶裝置帶出該深度省電模式，同時來自深度省電命令的喚醒可為SPI命令，其將記憶裝置104帶出深度省電模式。
於一些案例中，來自深度省電命令之喚醒可為與被利用於來自標準(非相當深度)省電模式的喚醒之現存命令相同。於其他案例中，來自深度省電命令的不同喚醒能被採用。來自省電命令或“來自深度省電之重新恢復”命令的喚醒可為標準SPI命令，隨後為正常之SPI命令順序。這可為與退出深度省電或硬體重置命令順序(例如JEDEC硬體重置)相反，其可用作用於硬體重置引腳的替代。此一硬體重置命令能包括一連串信號，其於正常SPI操作期間將決不發生。如此，沿著這些線路之硬體重置命令能被用作另一選擇，以喚醒深度省電模式/由深度省電模式退出。
為了由該深度省電模式退出，特別實施例可支援硬體重置命令順序，運用該硬體RESET_引腳、(例如主要電源VCC之)電力循環、或及專屬/預定的SPI命令，其可當於深度省電中時為該唯一可藉由該記憶裝置辨別之命令。於由深度省電回復時，所有內部揮發性暫存器可為在其電力開啟的預設狀態。一例外可為在狀態/控制暫存器中之寫入完成狀態位元，由此即使此一狀態位元可為揮發性位元，其當該裝置進入自動深度省 電時不能被清除。這可被確保錯誤仍然能夠在自動深度省電程式或抹除操作之後被偵測。於此案例中，該寫入完成狀態位元不能藉由硬體重置或藉由運用該RESET_引腳所抹除。然而，其可為藉由全電力循環所抹除，或如果該深度省電(例如79h)命令被使用於進入UDPD模式。
當該記憶裝置進入深度省電時，該記憶裝置可於SPI模式中喚醒，縱使該裝置係於QPI或八進位模式。於此案例中，該系統必需在正常命令操作能被重新恢復之前等候該裝置返回至該待命模式。該退出深度省電預先操作碼(例如ABh)、或硬體重置命令順序能被使用於由深度省電喚醒該裝置。此順序亦可被使用於將該裝置重置至其電力開啟狀態而沒有循環電力，其係退出深度省電模式的另一支援方式。該硬體RESET_引腳亦可被判定，以便由深度省電喚醒該裝置。此選項亦可被使用於將該裝置重置至類似於該電力開啟狀態之狀態，而沒有循環電力。
在硬體重置之後，同時該裝置係於該深度省電模式中，該SRAM緩衝器212可被重置至未界定的值。所有揮發性狀態暫存器可被重置至其預設值，除了以下案例以外：如果於狀態/控制暫存器中之位元(例如該AUDPD位元)係在該最後程式或抹除命令之前被設定，那麼該裝置在程式或抹除命令完成之後進入該深度省電模式，且該硬體重置被使用於由深度省電模式喚醒該裝置，接著該寫入完成狀態位元不能被重置。於此案例中，該寫入完成狀態可在該最近的程式或抹除命令之後仍然顯示該正確狀態。所有非揮發性狀態暫存器可維持它們於重置之前所具有的值。
在硬體重置之後，同時該裝置係在異於深度省電模式的任何另一模式中，該SRAM緩衝器可保持其在重置之前所具有的值，而具有以下之例外。如果該重置順序係於該SRAM緩衝器的更新期間開始，該SRAM緩衝器之內容可被損毀。所有非揮發性狀態暫存器可被重置至其預設值。所有非揮發性狀態暫存器可保持它們於重置之前所具有的值，具有以下之例外。如果該重置順序係在寫入至非揮發性狀態暫存器期間開始，該暫存器的值可被損毀。該裝置可在硬體重置之後總是回復至標準SPI模式。
於特別實施例中，該記憶裝置能被控制，以藉由電力循環該裝置來退出深度省電。譬如，至該裝置的VCC電壓或主要電源能被釋放、或以別的方式斷開，且接著被重新施加。供電電路系統能被採用來偵測該 VCC係在充分之位準，以操作該記憶裝置當作該供電製程的一部份。如此，如果該記憶裝置係在電力循環該裝置之前於該深度省電中，一旦電力係重新施加，該記憶裝置將已退出該深度省電模式。指定延遲(例如tPUW)或供電裝置延遲必需在該記憶裝置接收程式或抹除命令之前消逝。此延遲能確保該記憶裝置已返回至該待命裝置，且可包括確保該適當的內部供給位準(例如VDD)係在充分位準，以執行該給定之操作。於由深度省電回復時，所有內部暫存器將為在其電力開啟預設狀態。
現在參考圖4，所顯示者係按照本發明的實施例之第一範例硬體重置操作以退出深度省電模式的波形圖400。由於通常被使用於其他型式之重置操作的特定命令，此型式之重置操作亦可被稱為“JEDEC”硬體重置操作。於某些實施例中，此特別命令順序能被採用，以退出深度省電模式。該重置順序不能使用該SCK引腳，且該SCK引腳必需經過該整個重置順序被保持低(模式0)或高(模式3)。當沒有命令位元被傳送(記錄)時，這能以命令防止任何混亂。當該SI引腳上之資料係在該CS_引腳的四個連序正邊緣上之0101而在遍及該SCK引腳上沒有邊緣時，重置/退出能被命令。
這是一順序，在此第一CS_被低態有效地驅動，以便選擇該裝置。時脈(SCK)能於高及低狀態的任一者中保持穩定。SI亦可藉由該匯流排主控(例如主機102)被驅動為低的，同時以CS_低態有效地進行。沒有SPI匯流排受控器可於CS_低期間在SCK的變遷之前驅動SI(例如從動裝置串流輸出活動不被允許，直至在SCK的第一邊緣之後)。CS_亦可被驅動為不活動。該從動裝置可擷取CS_的上升邊緣上之SI的狀態。此等步驟可被重複4次，每次交替SI之狀態。在該第四個此CS_脈衝之後，該從動裝置可引發其內部重置。譬如，SI在該第一CS_上可為低的、在該第二CS_上可為高的、在該第三CS_上可為低的、在該第四CS_上可為高的。這提供5h之值，以與隨機雜訊區別。此外，於此時期間在SCK上的任何活動性可停止該順序，且重置不能被產生。
現在參考圖5，所顯示者係按照本發明的實施例之第二範例硬體重置操作以退出深度省電模式的波形圖500。於此範例中，該硬體重置引腳能被使用於喚醒該裝置，以由該深度省電模式退出。此順序亦可被使用於將該裝置重置至類似於該電力開啟狀態之狀態，而沒有循環電力。於 此案例中，該重置順序不使用任何其他引腳。在該重置引腳(RESET_)上的低狀態可終止進行中之操作，並將該內部狀態機重置至閒置狀態。該記憶裝置可保留於該重置狀態中，只要低位準係存在該RESET_引腳上。一旦該RESET_引腳被帶回至高位準，正常操作能重新恢復。該裝置能合併內部電力開啟重置電路，故在電力開啟順序期間於該RESET_引腳上可沒有任何限制。
在藉由該RESET_引腳開始硬體重置、同時該裝置係於深度省電模式中之後，該SRAM緩衝器212可被重置至一未界定值。所有揮發性狀態暫存器可被重置至其預設值，除了以下案例以外。如果，譬如，狀態/控制暫存器中的給定位元係在該最後程式或抹除命令之前被設定，那麼該裝置在一程式或抹除命令被完成之後進入該深度省電模式，且RESET_被使用於由深度省電模式喚醒該裝置，接著該寫入完成狀態位元不能重置。於此案例中，該寫入完成狀態位元可在最近的程式或抹除命令之後仍然顯示該正確狀態。所有非揮發性狀態暫存器可保持它們於重置之前所具有的值。
在藉由該RESET_引腳硬體重置、同時該記憶裝置係在異於深度省電模式的任何另一模式中之後，該SRAM緩衝器可保持其於重置之前所具有的值，具有以下之例外。如果該重置順序係在該SRAM緩衝器的更新期間開始，該SRAM緩衝器之內容可被損毀。所有揮發性狀態暫存器可被重置至其預設值。所有非揮發性狀態暫存器可保持它們於重置之前所具有的值，具有以下之例外。如果該重置順序係在寫入至非揮發性狀態暫存器期間開始，該暫存器的值可被損毀。該裝置可總是在經由該RESET_引腳/信號退出UDPD之後復回至該標準/單一SPI模式。
現在參考圖6，所顯示者係按照本發明的實施例之包括該第二範例硬體重置操作的電力曲線之波形圖600。如所顯示，經判定的RESET_引腳可由該深度省電模式退出該記憶裝置。譬如，該RESET_引腳可需要被判定(例如被保持低)達預定時期(例如TRST)。回應於該RESET_引腳操作電流之下降邊緣，該記憶裝置可上昇至有效電流位準，以便適當地重置內部供給(例如當作來自LDO調整器218的輸出之VDD)及暫存器狀態。此製程能在指定的硬體重置時間(例如tHWRES)內被完成，且在該時間點，一旦該裝置進 入該待命模式及預備好用於正常操作，該操作電流能返回至待命模式電流。
現在參考圖7，所顯示者係按照本發明之實施例的範例專屬回復命令以退出深度省電模式之波形圖700。來自省電模式預定/專屬命令(例如操作碼=ABh)的回復係該唯一指令，其由該省電模式或深度省電模式將該裝置喚醒。當該記憶裝置係於該深度省電模式中時，所有其他命令被忽略。於此指示命令中，在該CS_引腳被帶低之後，該“RES”或回復指令能被施加。在該指令的結束處，該CS_引腳能被帶回高的。該SCK時脈數目7之上升邊緣(例如第8上升邊緣)能開始該內部RES指令。該記憶裝置能在該SCK的第8上升邊緣之後變得可用於讀取及寫入指令tPUD或tXUDPD，如所顯示。
於一實施例中，可於深度省電模式中操作的控制記憶裝置之方法能包括(i)：藉由電壓調整器的輸出，提供用於該記憶裝置之複數個零組件的供應電壓，在此該複數個零組件包含命令行用戶界面，且其中該記憶裝置包含保留電力開啟之喚醒電路，甚至當該記憶裝置係於該深度省電模式中時；(ii)回應於接收造成該電壓調整器的輸出失能，以在該深度省電模式期間完全地切斷該複數個零組件之電源的第一預定命令，使該記憶裝置進入該深度省電模式；及(iii)回應於接收硬體重置命令順序、重置引腳判定、電源循環、及第二預定命令之其中一者，由該深度省電模式退出該記憶裝置，藉此造成該電壓調整器的輸出將被賦能，以提供電力至該複數個零組件。
現在參考圖8，所顯示者係按照本發明之實施例的退出深度省電模式之範例方法的流程圖800。在802，該記憶裝置可為於待命模式中(例如準備好接收指示命令)。在804，該記憶裝置能接收命令，以被放置於該深度省電模式中。譬如，該命令可為預定操作碼、諸如於圖3中所示者。在806，由於此命令之結果，該記憶裝置能進入該深度省電模式。
如上述，某些實施例支援各種退出深度省電模式的方法。在808，在其中之方式的任何一者能被採用，以便退出該深度省電模式。於一範例中，在810，硬體重置命令順序能在該記憶裝置(例如由主機裝置)被接收。譬如，該硬體命令順序、諸如於圖4中所顯示者能被施加。於反應中，該記憶裝置能在818退出該深度省電模式，並可在802返回至該待命模式。
於另一範例中，在812，該硬體重置引腳可被啟動，以便在818退出該深度省電模式。譬如，該RESET_引腳能如上面於圖5中所顯示地被判定。由於此硬體重置之結果、及由於退出該深度省電模式的結果之任一者，該電流能在802返回至待命模式電流當作該待命模式的一部份。於另一範例中，在814，(例如電源VCC之)電力循環能被使用於退出該深度省電模式。在又另一範例中，於816，預定“回復”SPI命令能被採用，以便退出該深度省電模式。譬如，如上面於圖7中所顯示的SPI命令能被利用。於反應中，該記憶裝置能在818退出該深度省電模式，並可在802返回至該待命模式。
用這種方式，某些實施例可支援各種方法、電路、機件及/或結構，其提供由該深度省電模式退出該記憶裝置之控制。雖然該等上面範例包括某些記憶裝置的電路、操作方法、及結構實作，熟習此技術領域者將辨識其他技術及/或結構能按照實施例被使用。再者，熟習此技術領域者將辨識其他裝置電路配置、架構、元件、與類似者等亦可按照實施例被使用。
本發明的特定實施例之前面敘述已用於說明及敘述之目的被呈現。它們係不意欲為詳盡的或將本發明限制於所揭示之精確形式，且很多修改及變動以該上面教導之觀點顯然係可能的。該等實施例被選擇及敘述，以便最佳說明本發明及其實際應用之原理，以藉此能夠讓其他熟習此技術領域者最佳利用本發明及各種實施例，而具有如適合所考慮的特別應用之各種修改。其係意欲使本發明的範圍被至此為止所附之申請專利範圍及其同等項所界定。
102‧‧‧主機
104‧‧‧記憶裝置

Claims (20)

  1. 一種可在深度省電模式中操作之記憶裝置，該記憶裝置包含：a)一命令行用戶界面；b)一電壓調整器，具有為該記憶裝置的複數個零組件提供一供應電壓之輸出，其中該複數個零組件包含該命令行用戶界面；c)一喚醒電路，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟；d)該記憶裝置係可操作以回應於接收一第一預定命令而進入該深度省電模式，該第一預定命令造成該電壓調整器的輸出將為失能，以使該複數個零組件在該深度省電模式期間完全地切斷電源；及e)該記憶裝置係可操作以回應於接收一硬體重置命令順序、一重置引腳判定、一電源循環、及一第二預定命令的其中一者退出該深度省電模式，藉此造成該電壓調整器之輸出將被賦能，以將電力提供至該複數個零組件。
  2. 如申請專利範圍第1項之記憶裝置，其中該硬體重置命令順序包含經啟動的一晶片選擇信號、保持穩定之一時鐘信號、與經啟動的該晶片選擇信號同時被驅動為低之一串列輸入信號、及待解除啟動的該晶片選擇信號。
  3. 如申請專利範圍第2項之記憶裝置，其中該硬體重置命令順序另包含在三個隨後的重複中換替該串列輸入信號之狀態。
  4. 如申請專利範圍第1項之記憶裝置，其中該重置引腳判定包含啟動該重置引腳達至少一預定時間。
  5. 如申請專利範圍第1項之記憶裝置，其中該電源循環包含使至該記憶裝置的主要電源失效，且接著使該主要電源恢復正常操作。
  6. 如申請專利範圍第1項之記憶裝置，其中該第二預定命令包含設在一串列輸入信號上的一操作碼。
  7. 如申請專利範圍第6項之記憶裝置，其中該操作碼係透過時鐘信號的複數個循環來接收。
  8. 如申請專利範圍第6項之記憶裝置，其中當該記憶裝置係於八進位組構中時，該操作碼係透過一時鐘信號的一單一循環來接收。
  9. 如申請專利範圍第1項之記憶裝置，其在退出該深度省電模式時經建構 於一單一SPI模式中。
  10. 如申請專利範圍第1項之記憶裝置，其中該第二預定命令排除一狀態暫存器讀取命令。
  11. 一種控制可於深度省電模式中操作之記憶裝置的方法，該方法包含：a)藉由一電壓調整器之輸出，提供用於該記憶裝置的複數個零組件之一供應電壓，其中該複數個零組件包含一命令行用戶界面，且其中該記憶裝置包含一喚醒電路，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟；b)回應於接收一第一預定命令而使該記憶裝置進入該深度省電模式，該第一預定命令造成該電壓調整器之輸出將為失能，以使該複數個零組件在該深度省電模式期間完全地切斷電源；及c)回應於接收一硬體重置命令順序、一重置引腳判定、一電源循環、及一第二預定命令的其中一者，由該深度省電模式退出該記憶裝置，藉此造成該電壓調整器之輸出將被賦能，以將電力提供至該複數個零組件。
  12. 如申請專利範圍第11項之方法，其中該硬體重置命令順序包含：a)啟動待啟動的一晶片選擇信號；b)將一時鐘信號維持為穩定的；c)與待啟動之該晶片選擇信號同時地將一串列輸入信號驅動為低的；及d)解除啟動該晶片選擇信號。
  13. 如申請專利範圍第12項之方法，其中該硬體重置命令順序另包含在三個隨後的重複中換替該串列輸入信號之狀態。
  14. 如申請專利範圍第11項之方法，其中該重置引腳判定包含啟動該重置引腳達至少一預定時間。
  15. 如申請專利範圍第11項之方法，其中該電源循環包含使至該記憶裝置的主要電源失效，且接著使該主要電源恢復正常操作。
  16. 如申請專利範圍第11項之方法，其中該第二預定命令包含設在一串列輸入信號上的一操作碼。
  17. 如申請專利範圍第16項之方法，其中該操作碼係透過一時鐘信號的複數個循環來接收。
  18. 如申請專利範圍第11項之方法，其中該退出該深度省電模式包含將該記憶裝置放置於一單一SPI模式組構中。
  19. 一種包含申請專利範圍第1項之記憶裝置的設備，該設備另包含：a)一序列界面，耦合於一主機裝置及該記憶裝置之間；及b)該主機裝置，經建構用於在該序列界面上提供第一及第二預定命令、硬體重置命令順序、及重置引腳判定。
  20. 一種設備，包含：a)用於為可在一深度省電模式操作之一記憶裝置的複數個零組件提供一供應電壓之機構，其中該複數個零組件包含一命令行用戶界面，且其中該記憶裝置包含電路系統，其甚至當該記憶裝置係於該深度省電模式中時保持電力開啟；b)用以回應於接收一第一預定命令而將該記憶裝置放置進入該深度省電模式之機構，其使該複數個零組件在該深度省電模式期間完全地切斷電源；及c)用以回應於接收一硬體重置命令順序、一重置引腳判定、一電源循環、及一第二預定命令的其中一者而退出該深度省電模式之機構，藉此提供電力至該複數個零組件。
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