TW202143237A - 半導體存儲裝置及快閃記憶體運行方法 - Google Patents

半導體存儲裝置及快閃記憶體運行方法 Download PDF

Info

Publication number
TW202143237A
TW202143237A TW109114843A TW109114843A TW202143237A TW 202143237 A TW202143237 A TW 202143237A TW 109114843 A TW109114843 A TW 109114843A TW 109114843 A TW109114843 A TW 109114843A TW 202143237 A TW202143237 A TW 202143237A
Authority
TW
Taiwan
Prior art keywords
dpd
flash memory
mode
saving mode
power saving
Prior art date
Application number
TW109114843A
Other languages
English (en)
Other versions
TWI713039B (zh
Inventor
須藤直昭
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW109114843A priority Critical patent/TWI713039B/zh
Application granted granted Critical
Publication of TWI713039B publication Critical patent/TWI713039B/zh
Publication of TW202143237A publication Critical patent/TW202143237A/zh

Links

Images

Landscapes

  • Read Only Memory (AREA)

Abstract

本發明提供一種快閃記憶體，其可自動解除深度省電模式。本發明的快閃記憶體包含：標準命令I/F電路及DPD控制器，通過外部電源電壓而運行；以及內部電路，通過從電壓供給節點供給的內部電壓而運行。DPD控制器在對標準命令I/F電路輸入了標準命令時，檢測是否為DPD模式，在檢測到DPD模式的情況下，使內部電路從DPD模式恢復。在內部電路恢復後，執行標準命令。

Description

半導體存儲裝置及快閃記憶體運行方法
本發明涉及一種快閃記憶體等半導體存儲裝置，特別涉及待機模式或深度省電模式的運行。
與非（Not AND，NAND）型快閃記憶體（flash memory）能以頁面為單位進行讀出或編程（program），而且以塊（block）為單位進行擦除。專利文獻1所示的快閃記憶體公開了下述技術，即：在待機模式（stand-by mode）與正常運行模式下，將不同的電源電壓供給至頁面緩衝器/讀出電路，由此減少待機模式的消耗電力。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2006-252748號公報
[發明所要解決的問題]
快閃記憶體有主動模式和待機模式，所述主動模式回應來自使用者的命令而進行讀出、編程、擦除等，所述待機模式可受理來自使用者的命令。待機模式下，限制內部電路的運行以使消耗電力成為一定以下，但在從使用者輸入了命令的情況下，必須立即回應所述命令。因此，即便稱為待機模式，也在邏輯電路或寄存器（register）等的易失性電路產生撲電洩漏電流（off-leak current），撲電洩漏電流伴隨元件尺寸的縮小而增加，而且在使用內部電源電壓的情況下必須使內部電源電壓檢測電路運行，而消耗某種程度的電力。即，難以削減待機模式下的消耗電流。
為了進一步削減待機模式下的消耗電力，視快閃記憶體而定有時搭載著深度省電模式（deep power-down mode，以下稱為DPD模式）。DPD模式下，關停向用於待機模式的一部分內部電路的內部供給電源，削減撲電洩漏電流。DPD模式例如通過DPD開始命令而進入所述模式，通過DPD解除命令而從所述模式復原。關於從DPD模式的復原，為了使關停的電路正常運行而需要一定的時間，但是另一方面，有可大幅度地減少消耗電力的優點。
圖1A中表示搭載了串列外設介面（Serial Peripheral interface，SPI）功能的NAND型快閃記憶體向DPD模式跳轉時的運行波形的一例。待機模式時，通過將晶片選擇信號/CS設為低電平從而選擇快閃記憶體，在此期間中與時鐘信號同步地從資料登錄端子DI輸入DPDDPD命令（B9h）。快閃記憶體在從輸入DPD命令起經過了一定期間tDP的時刻TDPD ，跳轉至DPD模式，阻斷向特定的內部電路的內部供給電壓。時刻TDPD 之前的期間中，消耗待機模式的電流，時刻TDPD 之後的期間中，消耗DPD模式的電流。
另外，圖1B中表示從DPD模式復原時的運行波形的一例。待機模式時，通過將晶片選擇信號/CS設為低電平從而選擇快閃記憶體，在此期間中與時鐘信號同步地從資料登錄端子DI輸入解除DPD模式的DPD解除命令（ABh）。快閃記憶體從輸入DPD解除命令起，在tRES的期間中對關停的內部電路供給電力，在時刻TST 復原為內部電路進行正常運行的狀態。在時刻TST 之前，消耗DPD模式的電流，在時刻TST 之後，消耗待機模式的電流。
圖2為支援DPD模式的NAND型快閃記憶體的內部框圖。快閃記憶體10包含DPD控制器20、記憶體單元陣列（memory cell array）30、行解碼器40、頁面緩衝器/讀出電路50、週邊電路60及高電壓電路70等。對快閃記憶體10供給外部電源電壓（例如3.3V）VCC，DPD控制器20直接使用外部電源電壓VCC而運行。在外部電源電壓VCC與內部電路之間連接P溝道金屬氧化物半導體（Positive channel Metal Oxide Semiconductor，PMOS）電晶體P，對電晶體P的閘極施加DPD使能信號DPDEN。在主動模式及待機模式時，DPD控制器20生成L電平的DPD使能信號DPDEN，使電晶體P導通。由此，對各內部電路經由電壓供給節點INTVDD供給內部電壓VDD。在DPD模式時，DPD控制器20生成H電平的DPD使能信號DPDEN，將電晶體P設為非導通。由此，關停外部電源電壓VCC的供給，內部電路的運行停止。
在解除DPD模式的情況下，如圖1B所示，用戶從外部輸入DPD解除命令（ABh）。DPD控制器20回應DPD解除命令的輸入，使DPD使能信號DPDEN過渡為L電平，使電晶體P導通，開始從外部電源電壓VCC向內部電路供給電力。由此，內部電路在期間tRES後復原為可運行的狀態。
如此，對於現有的快閃記憶體來說，為了使用DPD模式，使用者不僅必須輸入DPD命令，而且必須輸入DPD解除命令，對於不支持DPD命令及DPD解除命令的快閃記憶體控制器來說，有無法使用DPD模式等問題。
本發明解決這種現有的問題，其目的在於提供一種半導體存儲裝置，此半導體存儲裝置無需用於解除深度省電模式的專用的命令而可解除深度省電模式。 [解決問題的技術手段]
本發明的快閃記憶體的運行方法包括：當輸入了包含讀出、編程或擦除的標準命令時，檢測是否為阻斷向特定電路的電力供給的深度省電模式的步驟；在檢測到深度省電模式的情況下，解除所述深度省電模式的步驟；以及在所述特定電路復原後，執行所述標準命令的步驟。
本發明的快閃記憶體的一個實施方式中，在未檢測到所述深度省電模式的情況下，不解除深度省電模式而執行所述輸入的標準命令。本發明的快閃記憶體的一個實施方式中，所述解除的步驟使根據所述標準命令的種類而選擇的特定電路復原。本發明的快閃記憶體的一個實施方式中，所述解除的步驟包含：使連接於電源電壓與所述特定電路之間的切換電晶體導通。本發明的快閃記憶體的一個實施方式中，所述深度省電模式從待機模式跳轉，且進一步減少待機模式的消耗電力。
本發明的半導體存儲裝置包含：週邊電路；檢測部件，當從外部輸入了包含讀出、編程或擦除的標準命令時，檢測是否為阻斷向所述週邊電路的一個或多個特定電路的電力供給的深度省電模式；解除部件，在檢測到深度省電模式的情況下，解除所述深度省電模式；以及執行部件，在所述特定電路復原後，執行所述標準命令。
本發明的半導體存儲裝置的一個實施方式中，在未檢測到所述深度省電模式的情況下，不通過所述解除部件解除深度省電模式而執行所述標準命令。本發明的半導體存儲裝置的一個實施方式中，所述解除部件使根據所述標準命令的種類而選擇的特定電路復原。本發明的半導體存儲裝置的一個實施方式中，所述解除部件包含分別連接於外部電源電壓與多個特定電路之間的多個切換電晶體，所述解除部件使所述多個電晶體的任一個導通。本發明的半導體存儲裝置的一個實施方式中，所述半導體存儲裝置為快閃記憶體。 [發明的效果]
根據本發明，無需用於解除深度省電模式的專用的命令而可回應標準命令的輸入來解除深度省電模式，且迅速執行所輸入的標準命令。
本發明的半導體存儲裝置並無特別限定，例如在NAND型或者或非（Not OR，NOR）型的快閃記憶體等中實施。 [實施例]
接下來，參照圖式對本發明的實施例進行詳細說明。圖3為表示本發明的實施例的NAND型快閃記憶體的概略內部構成的圖。快閃記憶體100包含：接受標準命令的標準命令介面（interface，I/F）電路110、控制向DPD模式的跳轉及DPD模式的解除等的DPD控制器120、記憶體單元陣列130、行解碼器140、頁面緩衝器/讀出電路150、週邊電路160、週邊電路170及高電壓電路180等內部電路。
本實施例的快閃記憶體100能以多個電力消耗模式運行。主動模式不限制消耗電力而規格齊全（full specification）地執行標準命令（例如讀出、編程、擦除）等運行。待機模式是在並非主動模式時，一邊按照規定的消耗電力的要求使內部電路運行，一邊以可對標準命令等的輸入作出回應的方式執行運行。在待機模式下，例如停止高電壓電路的電荷泵（charge pump），或使內部供給電壓降低。DPD模式為了進一步減少待機模式的消耗電力，而在待機模式時阻斷向特定電路的電力供給。
標準命令I/F電路110及DPD控制器120直接使用外部電源電壓VCC（例如3.3V）而運行，即，在待機模式及DPD模式時可運行。標準命令I/F電路110為用於從外部受理為了進行快閃記憶體的標準運行而預先準備的標準命令的介面電路。標準命令例如為用於讀出、編程、擦除等的命令。標準命令I/F電路110包含用於對輸入的標準命令進行解碼的互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）邏輯器件，其解碼結果DEC提供給DPD控制器120及週邊電路160（包含用於控制標準命令的運行的控制器或狀態機（state machine）等）。
DPD控制器120控制從待機模式向DPD模式的跳轉及DPD模式的解除。在外部電源電壓VCC與電壓供給節點INTVDD1之間連接著PMOS電晶體P1，在外部電源電壓VCC與電壓供給節點INTVDD2之間連接著PMOS電晶體P2。在電壓供給節點INTVDD1，連接著行解碼器140、頁面緩衝器/讀出電路150、週邊電路160及高電壓電路180，在電壓供給節點INTVDD2，連接著週邊電路170。
DPD控制器120在主動模式及待機模式時，生成L電平的DPD使能信號DPDEN1、DPD使能信號DPDEN2，將電晶體P1、電晶體P2導通，向電壓供給節點INTVDD1、電壓供給節點INTVDD2供給外部電源電壓VCC。另外，DPD控制器120在DPD模式時，使DPD使能信號DPDEN1、DPD使能信號DPDEN2過渡為H電平，將電晶體P1、電晶體P2設為非導通，阻斷向電壓供給節點INTVDD1、電壓供給節點INTVDD2的外部電源電壓VCC的電力供給。DPD使能信號DPDEN1及DPD使能信號DPDEN2例如可根據從跳轉至待機模式的時間點起的經過時間以不同的時機過渡為H電平。
從待機模式向DPD模式跳轉的方法並無特別限定，在某個形態中，DPD控制器120並未從使用者輸入用於向DPD模式跳轉的命令，而回應來自週邊電路160（包含控制快閃記憶體的運行的控制器）的信號自動跳轉至DPD模式。例如，若從週邊電路160向DPD控制器120提供表示向待機模式跳轉的信號，則DPD控制器120從表示向待機模式跳轉的時間點起測量時間，當待機模式的持續時間超過一定時間後跳轉至DPD模式，使DPD使能信號DPDEN1、DPD使能信號DPDEN2過渡為H電平，阻斷來自外部電源電壓VCC的電力供給。另外，在另一形態中，DPD控制器120也可回應來自使用者的用於向DPD模式跳轉的命令的輸入而跳轉至DPD模式。
關於解除DPD模式的方法，現有的快閃記憶體中，需要從外部輸入用於解除DPD模式的專用的命令，但本實施例中，具備不輸入這種專用命令而自動解除DPD模式的功能。所述解除功能的詳細將於後述，但若在DPD模式中，標準命令I/F電路110接收標準命令，則DPD控制器120響應所述標準命令而解除DPD模式，在DPD模式的復原所需要的時間經過後無縫地執行標準命令。
本實施例的DPD控制器120可使用硬體和/或軟體來構成，例如可包含微型電腦、狀態機、邏輯器件等。
記憶體單元陣列130包含多個塊，各塊內包含多個NAND串（string）。NAND串可在基板上二維地形成，也可從基板的主面沿垂直方向三維地形成。另外，記憶體單元可存儲二值資料或多值資料。
週邊電路160、週邊電路170例如包含下述部分等：控制器或狀態機，基於由標準命令I/F電路110所接收的標準命令等而控制快閃記憶體100的運行；或錯誤檢查和糾正（Error Checking and Correction，ECC）電路、列選擇電路，進行資料的錯誤檢測、訂正。高電壓電路180包含用於生成讀出、編程、擦除所需要的高電壓的電荷泵電路等。另外，快閃記憶體100可搭載SPI（Serial Peripheral Interface），在SPI，代替控制信號（允許位址鎖存、允許命令鎖存等）而與串列時鐘信號同步地辨識所輸入的命令、位址、資料。
接下來，參照圖4的流程對本實施例的快閃記憶體的DPD模式的解除方法進行說明。若向標準命令I/F電路110輸入標準命令（S100），則標準命令I/F電路110將標準命令解碼，將其解碼結果DEC提供給DPD控制器120及週邊電路160。DPD控制器120若接收解碼結果DEC，則判定是否為DPD模式（S110）。在判定為DPD模式的情況下，DPD控制器120解除DPD模式（S120）。即，DPD控制器120使DPD使能信號DPDEN1、DPD使能信號DPDEN2從H電平過渡為L電平，將電晶體P1、電晶體P2設為導通狀態，從外部電源電壓VCC向電壓供給節點INTVDD1、電壓供給節點INTVDD2供給電力。由此，對行解碼器140、頁面緩衝器/讀出電路150、週邊電路160從電壓供給節點INTVDD1供給內部電壓VDD1，對週邊電路170從電壓供給節點INTVDD2供給內部電壓VDD2。這些週邊電路140～週邊電路180在圖1B所示的經過了tRES期間的時刻TST 復原為可運行的狀態。
若週邊電路140～週邊電路180的復原結束，則週邊電路160基於來自標準命令I/F電路110的解碼結果DEC而執行標準命令的運行（S130）。通過解除DPD模式從而進行週邊電路的復原的期間中（tRES）為禁止向快閃記憶體進行存取的忙碌期間，本實施例中，在經過tRES期間後無縫地執行標準命令。
另一方面，DPD控制器120在輸入了標準命令時判定為並非DPD模式的情況下（S110），不解除DPD（即，DPD使能信號DPDEN1、DPD使能信號DPDEN2已處於L電平），通過週邊電路160來立即執行標準命令的運行（S130）。
作為具體的運行例，若在DPD模式中，讀出、編程或擦除命令輸入至標準命令I/F電路110，則DPD控制器120為了解除DPD模式，而使DPD使能信號DPDEN1、DPD使能信號DPDEN2過渡為L電平以使電晶體P1、電晶體P2導通。接著，在圖1B所示的tRES期間中進行內部電路的復原，然後立即執行讀出、編程或擦除。
如此，根據本實施例，對輸入標準命令作出回應而自動解除DPD模式，因此無需輸入解除DPD模式的專用的命令，即便是不支援DPD模式的解除命令的快閃記憶體，也可解除DPD模式。進而，若為自動控制從待機模式向DPD模式跳轉的快閃記憶體（即，無需用於向DPD模式跳轉的專用的命令），則可不進行與DPD模式相關的所有命令的用戶輸入，而自動進行向DPD模式的跳轉及解除。
接下來，對本發明的另一實施例進行說明。所述實施例中，DPD控制器120響應標準命令的輸入而使內部電路一律從DPD模式復原，但本實施例中，根據標準命令的種類來選擇復原的內部電路。圖5所示的表中，表示本實施[本實施例]的標準命令、復原的電壓供給節點與復原（恢復）時間的關係。標準命令中，除了讀出、編程及擦除以外，有狀態讀取（Status Read）或識別字（Identifier，ID）讀取等。狀態讀取為讀出快閃記憶體是否為準備（ready）狀態，是否為寫入保護模式，是否為編程/擦除運行中的命令，ID讀取為讀出製造廠商或製品識別的命令。
DPD控制器120在標準命令相當於狀態讀取或ID讀取的情況下，僅使DPD使能信號DPDEN1過渡為L電平，使電晶體P1導通，僅恢復電壓供給節點INTVDD1。此時，僅恢復電壓供給節點INTVDD1便可，因而可加快恢復時間。另一方面，在標準命令相當於編程、讀出、擦除的情況下，DPD控制器120使DPD使能信號DPDEN1、DPD使能信號DPDEN2兩者過渡為L電平，使電晶體P1、電晶體P2導通，恢復電壓供給節點INTVDD1、電壓供給節點INTVDD2兩者。此處，恢復時間為標準時間。
如此，根據本實施例，可根據標準命令的運行內容以適當的恢復時間解除DPD模式，執行標準命令。
所述實施例中，表示了對電壓供給節點INTVDD1、電壓供給節點INTVDD2供給外部電源電壓VCC的示例，但其為一例，也可對電壓供給節點INTVDD1、電壓供給節點INTVDD2供給其它的內部電壓而不從外部電源電壓VCC直接供給。
對本發明的優選實施方式進行了詳述，但本發明不限定於特定的實施方式，可在權利要求書所記載的發明的主旨的範圍內進行各種變形、變更。
10、100:快閃記憶體 20、120:DPD控制器 30、130:記憶體單元陣列 40:行解碼器 50:頁面緩衝器/讀出電路 60、160、170:週邊電路 70:高電壓電路 110:標準命令I/F電路 140:行解碼器（週邊電路） 150:頁面緩衝器/讀出電路（週邊電路） 180:高電壓電路（週邊電路） ABh:DPD解除命令 B9h:DPDDPD命令 DEC:解碼結果 DI:資料登錄端子 DPDEN、DPDEN1、DPDEN2:DPD使能信號 INTVDD、INTVDD1、INTVDD2:電壓供給節點 P:PMOS電晶體 P1、P2:電晶體 S100～S130:步驟 TDPD 、TST :時刻 tDP:一定期間 tRES:期間 VCC:外部電源電壓 /CS:晶片選擇信號
圖1A為表示現有的快閃記憶體的向DPD模式跳轉時的運行波形的一例的圖。 圖1B為表示現有的快閃記憶體的解除DPD模式時的運行波形的一例的圖。 圖2為表示現有的快閃記憶體的內部構成的圖。 圖3為表示本發明的實施例的快閃記憶體的內部構成的圖。 圖4為表示本發明的實施例的DPD模式的解除順序的流程。 圖5為表示本發明的另一實施例的標準命令與恢復的電壓供給節點與復原時間的關係的表。
100:快閃記憶體
110:標準命令I/F電路
120:DPD控制器
130:記憶體單元陣列
140:行解碼器(週邊電路)
150:頁面緩衝器/讀出電路(週邊電路)
160:週邊電路
170:週邊電路
180:高電壓電路(週邊電路)
DEC:解碼結果
DPDEN1、DPDEN2:DPD使能信號
INTVDD1、INTVDD2:電壓供給節點
P1、P2:電晶體
VCC:外部電源電壓

Claims (10)

  1. 一種快閃記憶體運行方法，包括： 當輸入了包含讀出、編程或擦除的標準命令時，檢測是否為阻斷向特定電路的電力供給的深度省電模式的步驟； 在檢測到深度省電模式的情況下，解除所述深度省電模式的步驟；以及 在所述特定電路復原後，執行所述標準命令的步驟。
  2. 如請求項1所述的快閃記憶體運行方法，其中， 在未檢測到所述深度省電模式的情況下，不解除深度省電模式而執行所述輸入的標準命令。
  3. 如請求項1所述的快閃記憶體運行方法，其中， 所述解除的步驟使根據所述標準命令的種類而選擇的特定電路復原。
  4. 如請求項1所述的快閃記憶體運行方法，其中， 所述解除的步驟包含：使連接於電源電壓與所述特定電路之間的切換電晶體導通。
  5. 如請求項1所述的快閃記憶體運行方法，其中， 所述深度省電模式從待機模式跳轉，且進一步減少待機模式的消耗電力。
  6. 一種半導體存儲裝置，包括： 週邊電路； 檢測部件，當從外部輸入了包含讀出、編程或擦除的標準命令時，檢測是否為阻斷向所述週邊電路的一個或多個特定電路的電力供給的深度省電模式； 解除部件，在檢測到深度省電模式的情況下，解除所述深度省電模式；以及 執行部件，在所述特定電路復原後，執行所述標準命令。
  7. 如請求項6所述的半導體存儲裝置，其中， 在未檢測到所述深度省電模式的情況下，不通過所述解除部件解除深度省電模式而執行所述標準命令。
  8. 如請求項6所述的半導體存儲裝置，其中， 所述解除部件使根據所述標準命令的種類而選擇的特定電路復原。
  9. 如請求項6所述的半導體存儲裝置，其中， 所述解除部件包含分別連接於外部電源電壓與多個特定電路之間的多個切換電晶體，所述解除部件使所述多個電晶體的任一個導通。
  10. 如請求項6至9中任一項所述的半導體存儲裝置，其中， 所述半導體存儲裝置為快閃記憶體。
TW109114843A 2020-05-05 2020-05-05 半導體存儲裝置及快閃記憶體運行方法 TWI713039B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW109114843A TWI713039B (zh) 2020-05-05 2020-05-05 半導體存儲裝置及快閃記憶體運行方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109114843A TWI713039B (zh) 2020-05-05 2020-05-05 半導體存儲裝置及快閃記憶體運行方法

Publications (2)

Publication Number Publication Date
TWI713039B TWI713039B (zh) 2020-12-11
TW202143237A true TW202143237A (zh) 2021-11-16

Family

ID=74669976

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109114843A TWI713039B (zh) 2020-05-05 2020-05-05 半導體存儲裝置及快閃記憶體運行方法

Country Status (1)

Country Link
TW (1) TWI713039B (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735677B1 (ko) * 2005-12-28 2007-07-04 삼성전자주식회사 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리장치
US9400545B2 (en) * 2011-12-22 2016-07-26 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including autonomous hardware-based deep power down in devices

Also Published As

Publication number Publication date
TWI713039B (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
US7440337B2 (en) Nonvolatile semiconductor memory apparatus having buffer memory for storing a program and buffering work data
US7317658B2 (en) Semiconductor integrated circuit and IC card
JP5101286B2 (ja) 集積回路を誤った動作から保護する方法および装置
US7978503B2 (en) Static semiconductor memory with a dummy call and a write assist operation
US8892917B2 (en) Memory system and memory chip
US9436598B2 (en) Semiconductor device with nonvolatile memory prevented from malfunctioning caused by momentary power interruption
US11487343B2 (en) Semiconductor storing apparatus and flash memory operation method
CN110377528B (zh) 进行电源管理的方法、记忆装置和其控制器、和电子装置
JP7228657B2 (ja) 半導体記憶装置
KR20050023705A (ko) 탈착 가능한 저장 장치를 포함하는 시스템 및 그것의 제어방법
US11307636B2 (en) Semiconductor storing apparatus and flash memory operation method
TWI713039B (zh) 半導體存儲裝置及快閃記憶體運行方法
JP4544167B2 (ja) メモリコントローラおよびフラッシュメモリシステム
KR102300824B1 (ko) 반도체 기억 장치 및 플래쉬 메모리의 동작 방법
CN113724767B (zh) 半导体存储装置及快闪存储器运行方法
TWI736248B (zh) 半導體存儲裝置及快閃記憶體的運行方法
CN113724766B (zh) 半导体存储装置及快闪存储器的运行方法
JP2009237602A (ja) メモリシステム
JP2000250665A (ja) 半導体集積回路及びメモリカード
JP2020187809A (ja) 半導体記憶装置
JP2004178672A (ja) 半導体装置およびその試験方法
JP5385220B2 (ja) 不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム
KR20060008876A (ko) 반도체 장치, 리셋 제어 시스템 및 메모리 리셋 방법