CN107068172B - 存储器装置、控制存储器装置的方法和设备 - Google Patents

存储器装置、控制存储器装置的方法和设备 Download PDF

Info

Publication number
CN107068172B
CN107068172B CN201710073331.1A CN201710073331A CN107068172B CN 107068172 B CN107068172 B CN 107068172B CN 201710073331 A CN201710073331 A CN 201710073331A CN 107068172 B CN107068172 B CN 107068172B
Authority
CN
China
Prior art keywords
memory device
ultra
down mode
power
deep power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710073331.1A
Other languages
English (en)
Other versions
CN107068172A (zh
Inventor
B·M·佩德森
D·刘易斯
J·丁
G·英特拉特
N·冈萨雷斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Adesto Technologies Corp
Original Assignee
Adesto Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Adesto Technologies Corp filed Critical Adesto Technologies Corp
Publication of CN107068172A publication Critical patent/CN107068172A/zh
Application granted granted Critical
Publication of CN107068172B publication Critical patent/CN107068172B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本公开提供存储器装置、控制存储器装置的方法和设备。一种可在超深度掉电模式下操作的存储器装置，可以包括：命令用户接口；电压调节器，该电压调节器具有提供用于存储器装置的多个部件的电源电压的输出，其中，多个部件包括命令用户接口；唤醒电路，其即使在存储器装置处于超深度掉电模式下时也保持被通电；存储器装置可操作为响应于接收第一预定命令而进入超深度掉电模式，使得电压调节器的输出被禁用以在超深度掉电模式期间完全切断多个部件的电源；并且存储器装置可操作为响应于接收硬件复位命令序列、复位管脚断言、电源循环以及第二预定命令中的一个而离开超深度掉电模式。

Description

存储器装置、控制存储器装置的方法和设备
技术领域
本发明总体半导体装置领域。更具体地，本发明的实施方式关于存储器装置的电源控制模式。
背景技术
存储器装置可以采用各种模式，借此禁用特定电路以降低装置的功耗。在许多便携式电池供电的应用中，功耗特别重要。这种应用的示例可以包括蜂窝电话、寻呼机、照相记录仪以及膝上型电脑。这些应用/装置通常需要可能的最低功耗以延长电池寿命，并且适应更小更低容量电池的使用，以减小装置尺寸、成本以及重量。
发明内容
本公开提供一种能够在超深度掉电模式下操作的存储器装置，所述存储器装置包括：a)命令用户接口；b)电压调节器，该电压调节器具有提供用于所述存储器装置的多个部件的电源电压的输出，其中，所述多个部件包括所述命令用户接口；c)唤醒电路，即使在所述存储器装置处于所述超深度掉电模式下时该唤醒电路也保持被通电；d)所述存储器装置可操作为响应于接收第一预定命令而进入所述超深度掉电模式，该第一预定命令使得所述电压调节器的所述输出被禁用以在所述超深度掉电模式期间完全切断所述多个部件的电源；并且e)所述存储器装置响应于接收硬件复位命令序列、复位管脚断言(assertion)、电源循环以及第二预定命令中的一个而离开所述超深度掉电模式，从而使得所述电压调节器的所述输出被启用以向所述多个部件提供电力。
附图说明
图1是根据本发明的实施方式的示例主机和存储器装置结构的示意框图。
图2是根据本发明的实施方式的存储器装置中的各种示例数据处理单元的示意框图。
图3是根据本发明的实施方式的进入超深度掉电模式的示例操作的波形图。
图4是根据本发明的实施方式的离开超深度掉电模式的第一示例硬件复位操作的波形图。
图5是根据本发明的实施方式的离开超深度掉电模式的第二示例硬件复位操作的波形图。
图6是根据本发明的实施方式的包括第二示例硬件复位操作在内的电源曲线的波形图。
图7是根据本发明的实施方式的离开超深度掉电模式的示例专用恢复命令的波形图。
图8是根据本发明的实施方式的离开超深度掉电模式的示例方法的流程图。
具体实施方式
现在将详细对本发明的特定实施方式进行参照，附图中例示了本发明的示例。虽然将连同优选实施方式一起来描述本发明，但将理解的是，优选实施方式不旨在将本发明限于这些实施方式。相反，本发明旨在覆盖可以被包括在本发明的精神和范围内的另选方案、修改例以及等同物。此外，在本发明的以下详细描述中，为了提供本发明的彻底理解，阐述大量具体细节。然而，将对本领域一个技术人员容易明显的是，本发明可以在没有这些具体细节的情况下实践。在其他情况下，未详细描述公知方法、程序、过程、部件、结构以及电路，以便不使本发明的方面不必要地模糊。
鉴于计算机、处理器、控制器、装置和/或存储器内的数据流、信号或波形上的过程、程序、逻辑块、功能块、处理、示意符号和/或操作的其他符号表示呈现以下的详细描述的一些部分。这些描述和表示通常由数据处理领域的技术人员用于向领域中其他技术人员有效地传达他们工作的主旨。通常，但不是必须的，被操纵的量采取能够在计算机或数据处理系统中存储、转移、组合、比较以及其他方式操纵的电信号、磁信号、光信号以及量子信号的形式。已经证明主要出于一般用途的原因而将这些信号称为位、波、波形、流、值、元素、符号、字符、术语、数字等有时是方便的。
特定实施方式可以致力于存储器装置，包括易失性存储(例如，SRAM、DRAM等)或非易失性存储(NVM)装置，举几个来说，诸如闪速存储器、R-RAM、M-RAM、E2ROM以及CBRAM。特定实施方式可以包括操作可以在一个或更多个电阻和/或电容状态之间写入(编程/擦除)的闪速存储器和/或电阻交换存储器的结构和方法。在一个示例中，CBRAM存储元件可以被构造成使得在跨CBRAM存储元件的电极施加大于阈值电压的正向或反向偏压时，CBRAM存储元件的电气特性(例如，电阻)可以变化。写入操作可以为旨在改变装置上存储位置中的至少一个的状态的存储(例如，NVM)装置上的任何操作。进一步地，写入操作可以包括编程操作(例如，将数据状态从1变为0的操作)和擦除操作(例如，将数据状态从0变为1的操作)。当然，存储元件的数据状态和/或电阻电平可以以任何合适的方式预先定义；然而，写入操作通常可能涉及确保存储单元被置于或保持处于期望的状态。在任何情况下，特定实施方式适于任何类型的存储器装置，包括易失性和非易失性类型/装置，并且存储器装置可以包括电阻交换存储器装置。
在一个实施方式中，一种可在超深度掉电模式下操作的存储器装置，可以包括：(i)命令用户接口；(ii)电压调节器，该电压调节器具有提供用于存储器装置的多个部件的电源电压的输出，其中，多个部件包括命令用户接口；(iii)唤醒电路，即使在存储器装置处于超深度掉电模式下时该唤醒电路也保持被通电；(iv)存储器装置可操作为响应于接收第一预定命令而进入超深度掉电模式，该第一预定命令使得禁用电压调节器的输出以在超深度掉电模式期间完全切断多个部件的电源；并且(v)存储器装置响应于接收硬件复位命令序列、复位管脚断言、电源循环以及第二预定命令中的一个而离开超深度掉电模式，从而使得启用电压调节器的输出以向多个部件提供电力。
现在参照图1，示出了根据本发明的实施方式的示例主机和存储器装置结构的示意框图100。在该示例中，主机102可以经由串行接口与存储器装置104接口。例如，主机102可以为任何合适的控制器(例如，CPU、MCU、通用处理器、GPU、DSP等)，并且存储器装置104可以为任何类型的存储器装置(例如，SRAM、DRAM、EEPROM、闪速存储器、CBRAM、磁RAM、ReRAM等)。存储器装置104由此可以以各种存储技术(诸如非易失性类型)来实施。在一些情况下，存储器装置104可以为可以在更传统类型的非易失性存储器中或在CBRAM/ReRAM电阻交换存储器中实施的串行闪速存储器。
可以包括诸如串行外围接口(SPI)中的各种接口信号用于主机102与存储器装置104之间通信。在该示例单SPI配置/模式下，串行时钟(SCK)可以向装置104提供时钟，并且可以用于控制去往和来自装置的数据的流。命令、地址以及输入数据(例如，SI管脚上的)可以在SCK的上升沿被锁存，而输出数据(例如，SO管脚上或经由I/O管脚的)可以在SCK的下降沿上按照时钟输出，或者在一些结构中通过数据选通(data strobe)。复位管脚(RESET_)可以用于终止进行中的操作，并且用于将存储器装置104的内部状态机复位(例如，至空闲状态)。只要低电平存在于复位管脚上，则存储器装置104就可以保持在复位状况下。同样，因为存储器装置104可以包括通电复位电路，所以通电序列期间可以对复位管脚没有限制。在一些其他实施方案中，存储器装置104可以不包括复位管脚(RESET_)，相反可以包括保持管脚(HOLD_)。
片选(CS_)可以用于选择存储器装置104，诸如从多个这种存储器装置中选择，或者以其他方式作为访问装置的方式。当片选信号被解断言(即，处于高电平)时，存储器装置104也将被取消选择，并且可以被置于待机模式。(例如，经由CS_上的高至低转变)激活片选信号可以用于开始操作，并且将片选信号返回至高状态可以用于终止操作。对于内部自定时的操作(例如，编程或擦除循环)，如果片选在操作期间被解除断言，则存储器装置104可以不进入待机模式，直到特定进行中的操作完成为止。写保护(WP_)可以用于保护由寄存器(例如，扇区保护寄存器)指定进行保护的扇区。例如，可以针对编程和擦除操作保护这种扇区。由此，如果在断言写保护管脚的同时编程或擦除命令被发出到存储器装置104，则装置可以忽略该命令并且不执行操作。
在可以处于“单SPI模式”的该示例SPI中，数据可以经由串行输入(SI)信号提供给存储器装置104。串行输入可以用于包括命令和地址序列的数据输入。例如，串行输入管脚上的数据可以在SCK的上升沿被锁存，并且如果装置被解选择(例如，在片选信号被解断言时)，则可以忽略串行输入管脚上的数据。数据可以经由串行输出(SO)信号从存储器装置104输出。例如，串行输出上的数据可以在SCK的下降沿按照时钟输出，并且串行输出信号在取消选择装置时(例如，在片选信号解断言时)可以处于高阻抗状态。在特定实施方式中，存储器装置104可以支持各种SPI模式或配置，诸如单SPI、QPI以及八进制模式。进一步地，而与目前接口模式无关，存储器装置104的接口模式可以响应于写入命令而被改为单SPI模式，在该写入命令中在完成写入命令之后产生到掉电模式的自动进入。
存储器装置104可以包括电压调节器，该电压调节器具有提供用于存储器装置的各种其他部件的电源电压的输出，部件包括命令用户接口。存储器装置可以通过(例如，从主机102)向存储器装置通过接口提供预定命令来进入超深度掉电(UDPD)模式。UDPD模式可以连同电压调节器内部适当的生成电路一起使得电压调节器的输出被禁用。为了将存储器装置104带出超深度掉电模式，可以向存储器装置提供唤醒信号或其他命令。
为了适应该操作，存储器装置104可以包括唤醒电路，即使在存储器装置处于超深度掉电模式时该唤醒电路也保持被通电。在存储器装置处于超深度掉电模式的同时接收唤醒信号或命令可以使得电压调节器的输出和关联电路被启用，从而向之前切断电源的部件提供电力。如下面将更详细讨论的，在特定实施方式中，另外的功能可以包括在即使在存储器装置处于超深度掉电模式时也可以保持被通电的唤醒相关电路或UDPD控制中。
应用中的许多应用使用闪速存储器装置来存储程序代码。在一些情况下，程序代码可以在应用加电之后复制到外部或嵌入式微控制器RAM。因为这种情况下的代码从闪速存储器投影(shadow)到RAM中，所以可以直到下一电力循环为止都不需要访问闪速存储器。由此，可以期望的是将闪速存储器装置置于尽可能低的功率模式，以消耗最少的电流。按照这些方法，一些应用从闪速存储器装置完全去除电源以降低功耗。然而，因为为了切断到闪速存储器装置的电力会使用到外部功率管理装置(诸如低漏失(LDO)调节器)，所以该方案往往会增大应用复杂性和/或成本。
例如，存储器装置104可以在从装置仅汲取非常小量的电流的超深度掉电模式下操作。在一些实施方案中，超深度掉电模式可以允许平均电流消耗降至一微安(μA)以下，并且在一些情况下低至50纳安(nA)。在一个方面中，存储器装置104可以包括电压调节器，该电压调节器具有提供用于存储器装置的各种其他部件的电源电压的输出，这些部件包括命令用户接口。存储器装置可以通过(例如，从主机102)向存储器装置提供预定命令而进入超深度掉电模式，该预定命令使得电压调节器的输出(和关联的调节电路)被禁用。
为了将存储器装置带出超深度掉电模式，可以向存储器装置提供唤醒信号或命令。存储器装置104可以包括唤醒电路，即使在存储器装置处于超深度掉电模式时该唤醒电路也保持被通电。在存储器装置处于超深度掉电模式的同时接收唤醒信号或命令，然后可以使得启用电压调节器的输出(和关联的调节电路)，从而向之前完全切断电源的部件提供电力。其他方面涉及与可在超深度掉电模式下操作的存储器装置有关的方法和系统。
在特定实施方式中，存储器装置可以按照节省主要主机处理器(例如，102)上的通用输入/输出(GP I/O)管脚保存在用于其他系统功能的方式，来进入超深度掉电模式以及离开超深度掉电模式。同样，通过使用操作码(opcode)使存储器装置进入超深度掉电模式，可以提供较大的灵活性。此外，为了降低总成本，可以消除较复杂的外部电力管理装置，诸如低漏失(LDO)调节器。另外，通过使用更少的部件来可以提高整个系统的可靠性。
现在参照图2，示出了根据本发明的实施方式的存储器装置中的各种示例数据处理单元的示意框图。通常，存储器装置104可以包括VCC域块(例如，由VCC电源供电且使用VCC电源操作的功能块或电路)22、VDD域块(例如，由降低或不同的功率电平VDD供电且使用VDD操作的功能块或电路)204、高压(HV)充电泵206以及存储器阵列208。存储器装置104本身可以由外部VCC电源来供电，并且可以包括低漏失(LDO)调节器218，该LDO调节器218具有充当向VDD域块204、高压充电泵206以及存储器阵列208提供VDD电压电平的内部片上电压源的输出。因此，VDD域块204、高压充电泵206以及存储器阵列208可以由LDO调节器218来供电。
在该特定示例中，VCC域块202还可以包括输入/输出缓冲器212、电平位移器216以及存储元件214。例如，存储元件214(例如，锁存器、触发器电路等)可以存储LDO调节器218的启用/禁用状态。另外，VDD域块204可以包括各种数字电路，诸如控制器228、输入/输出(I/O)控制器220、存储器230(例如，RAM和/或ROM)、命令用户接口(CUI)222、以便在其他逻辑单元之间接口的胶合逻辑(glue logic)226以及与存储器阵列208接口的XY控制器224。电平位移器216可以是在VCC与VDD供应域之间转换信号的数字传递装置。在一些情况下，VCC域可以以2.5伏特操作，而VDD域可以以1.8伏特操作，但这些电压在其他实施方式中可以不同。
存储器装置104的操作可以由来自主处理器102的指令来控制。在该特定示例中，有效指令以CS_信号的下降沿开始，然后是8位操作码(操作码)连同缓冲器或主存储地址位置。在一些情况下，存储器装置104可以存储程序代码，该程序代码可以在给定应用加电之后复制到外部RAM或嵌入主处理器102中的RAM中。如果不需要访问存储器装置104直到下一电力循环为止，则可以期望的是将存储器装置104置于尽可能低的电源模式以消耗最少的电流。还可以存在期望将存储器装置104置于这种掉电模式的其他情况。
如上面讨论的，存储器装置104可以进入从装置仅汲取非常小量的电流的超深度掉电模式。在一些实施方案中，超深度掉电模式可以允许平均电流消耗降至远低于一微安(μA)以下，并且在一些情况下低至50纳安(nA)。这样，与正常操作相比，当装置在超深度掉电模式下操作时，可以差不多将电流消耗降低至十分之一。然而，超深度掉电模式下的实际功耗在其他实施方案中可能不同。在任何情况下，在处于超深度掉电模式时可以显著降低存储器装置的功耗。
超深度掉电模式可以完全关闭在VDD域中操作的存储器装置104的部件(例如，204)。进一步地，在特定实施方式中，可以支持用于使存储器装置104离开超深度掉电模式的各种方案。例如，可以支持硬件复位命令序列(例如参见图4)、硬件复位管脚断言(例如参见图5)、电源/VCC循环以及预定SPI命令(例如参见图7)，使得这些中的一个导致存储器装置104离开超深度掉电模式。
进入超深度掉电模式可以通过从主处理器102向I/O缓冲器212通过SPI总线210提供唯一的预定8位命令操作码来实现。在接收到该唯一命令操作码之后，缓冲器212可以向命令用户接口222传递该唯一命令操作码。命令用户接口222然后可以向与解码该命令关联的电平位移器216传递操作码。电平位移器216可以将操作码转换成适当的VCC域电压电平，并且可以将操作码转移到存储元件214(例如，触发器电路)。存储元件214然后可以生成使得LDO调节器218的输出被禁用的信号。禁用LDO调节器218的输出可以切断存储器装置212的VDD域块204以及存储器阵列208和高压充电泵206的电源。由此，在超深度掉电模式下，可以完全切断通常情况下由VDD电压源供电的所有部件的电源。通过关闭存储器装置104中的另外内部电路，与其他低功率或待机模式相比，超深度掉电模式可以允许存储器装置104消耗更少的电力。
因为在超深度掉电模式下关闭了几乎所有有效电路来节约功率，所以在超深度掉电模式下可以完全切断输入/输出控制器220和命令用户接口222的电源。因为可以忽略在存储器装置进入超深度掉电模式之后(且在存储器装置离开该模式之前)按照时钟输入到存储器装置104中的任何另外数据，所以还可以忽略所有随后的命令，直到装置离开超深度掉电模式为止。在另一方面，因为可以忽略所有这种命令，所以超深度掉电模式可以用作针对编程和擦除操作的额外保护机制。然而，如下面将更详细讨论的，可以不是忽略所有这种随后的命令，并且可以接受预定的特定命令，诸如提供了离开超深度掉电模式的方式的下面在图7中示出的一种命令。
当存储器装置104处于超深度掉电模式时，装置可以继续由VCC电压来供电，使得VCC域块202(包括存储元件214、LDO调节器218以及I/O缓冲器212)可以保持连接到VCC电压。然而，在该状态下，可以被实施为较小电路的LDO调节器218可以具有相对小的泄露，从而在超深度掉电模式期间帮助将存储器装置104的总功耗维持在相对低的水平。
超深度掉电模式与现有待机和深度掉电模式相比可以通过关闭另外的内部电路来允许装置进一步降低其能耗。在“普通”深度掉电模式下，与超深度掉电模式相对，LDO218可以保持激活，或者以其他方式，到存储器阵列和其他电路的电力可以在没有LDO的情况下保持打开。相反，为了完全关闭使用LDO 218的输出的所有电路(包括VDD域204、HV泵216以及存储器阵列208中的电路)，在超深度掉电模式期间关闭LDO 218。当存储器装置处于超深度掉电模式时，读出状态寄存器命令连同从超深度掉电模式恢复的命令(例如，参见图7)一起可以是装置可以识别的仅有命令。当在该模式下读状态寄存器时，所有位可以被读为“1”，1指示装置处于UDPD模式。所有其他命令，包括从深度省电恢复命令，可以被忽略，除非针对从超深度掉电模式恢复命令以及从深度掉电模式恢复命令采用同一操作码(例如，ABh)，使得同一命令可以用于从两种睡眠模式唤醒。在任何情况下，因为可以忽略所有写入命令，所以UDPD模式基本上可以用作针对一些应用中的疏忽或无意非编程和擦除操作的额外保护机制。
现在参照图3，示出了根据本发明的实施方式的进入超深度掉电模式的示例操作的波形图300。进入超深度掉电模式可以通过简单地断言CS_管脚、对输入操作码(例如，79h)定时且然后对CS_管脚解断言来实现。可以忽略在操作码之后按照时钟输入到装置中的任何另外数据。当CS_管脚被解断言时，存储器装置可以在最大时间tEUDPD内进入超深度掉电模式。例如，完整的操作码必须在解断言CS_管脚之前时钟输入；否则，一旦CS_管脚被解断言，则装置可能中止操作且恢复为待机模式。另外，装置可以在电源循环之后默认为待机模式。如果诸如编程或擦除循环的内部自定时操作在进行中，则可以忽略超深度省电命令。
特定实施方式还可以支持编程或擦除操作之后的“自动”超深度掉电模式进入，该编程或擦除操作可以允许存储器装置通过在完成内部定时的编程或擦除操作之后自动进入超深度掉电模式来进一步降低其能耗。编程或擦除操作可以为块或芯片擦除命令、字节/页编程命令或没有内置擦除命令的缓冲器到主存储器页编程中的任一个。注意，缓冲器写入命令或寄存器写入命令中的任一个无法使得装置进入超深度掉电模式。在任何情况下，与存储器装置无关(例如，经由直接命令或自动)进入超深度掉电模式，特定实施方式提供用于离开超深度掉电模式的各种控制机制。
编程/擦除操作之后的“自动”超深度省电(AUDPD)模式可以通过设置例如状态/控制寄存器中的自动超深度省电启用位来启用。AUDPD可以在每当装置进入超深度省电时清零，因此如果期望后面是自动超深度省电的另一个编程或擦除操作，则可以再次设置AUDPD。当使用编程/擦除操作之后的自动超深度掉电模式时，存储器装置可以在启动编程或擦除命令之后的tAUDPD内切换到标准SPI模式。因此，在编程或擦除操作仍然在进行时的操作和装置已经进入超深度掉电模式之后的操作这两者所有状态读出操作可以使用标准SPI模式来执行。
在一些情况下，所有输入管脚可能必须处于有效CMOS电平，以使超深度掉电模式下的功耗最小化。在从超深度省电恢复/离开时，所有内部寄存器(例如，除了状态/控制寄存器中的写入完成状态位之外)可以处于通电默认状态。另外，即使存储器装置104在进入超深度省电时处于QPI或八进制模式(包括两个或多个数据速率)，存储器装置104也可以在单SPI模式下醒来。在一些实施方案中，如果诸如编程或擦除循环的内部自定时操作在进行中，则超深度省电命令可以被忽略。如上面注释的，I/O控制器220和命令用户接口222可以在超深度掉电模式期间完全切断电源。由此可见，通常所有操作码命令在装置处于超深度掉电模式时可以由存储器装置104忽略。然而，特定实施方式可以支持通过可以用于将存储器装置104带出超深度掉电模式的、在SPI总线210的线中的SPI数据发送的预定操作码命令(例如，参见图7)。
在一个示例中，为了唤醒存储器装置104并将其带出超深度掉电模式，仅触发SPI总线210的SPI CS_线上的信号将不是有效的。相反，预定操作码(例如，ABh)可以经由I/O缓冲器212和存储元件214中的专用电路来提供并解码。当存储器装置104处于超深度掉电模式时，缓冲器212可以按照时钟输入并直接将串行输入信号传递给存储元件214，该存储元件在预定操作码匹配的情况下可以生成使得LDO调节器218的输出被启用的信号。启用LDO调节器218的输出可以将VDD电压提供给各种VDD域块204，而且提供给高压充电泵206和存储器阵列208，由此将存储器装置104恢复到待机模式。由此，虽然存储器装置104使用特定命令(例如，操作码)来进入超深度掉电模式，但可以使用存储器装置104的适当硬件特征或不同的命令/操作码将存储器装置带出超深度掉电模式。
在特定实施方式中，片选信号可以另选地用于除了使存储器装置离开超深度掉电模式之外的目的。在这种情况下，片选信号可以用于在不唤醒装置的情况下发送给存储器装置命令。这样，为了离开超深度掉电模式，可以采用其他唤醒信号或命令。例如，为了控制存储器装置104离开超深度掉电模式，可以将状态读取命令连同专用从超深度省电唤醒命令(例如，操作码＝ABh)一起采用。在一个示例中，状态读取命令可以提供状态数据，而不将存储器装置带出超深度掉电模式，同时从超深度省电唤醒命令可以是将存储器装置104带出超深度掉电模式的SPI命令。
在一些情况下，从超深度省电唤醒命令可以与用于从标准(不是非常超深度)掉电模式唤醒的现有命令相同。在其他情况下，可以采用不同的从超深度省电唤醒命令。从省电唤醒命令或“从深度省电恢复”命令可以是遵循正常SPI命令序列的标准SPI命令。这可以与可以充当用于硬件复位管脚的替代的离开超深度省电或硬件复位命令序列(例如，JEDEC硬件复位)相对。这种硬件复位命令可以包括正常SPI操作期间从不应该出现的信号序列。由此可见，可以采用按照这些方法的硬件复位命令，作为从超深度掉电模式唤醒/离开的另一另选方案。
为了离开超深度掉电模式，特定实施方式可以支持硬件复位命令序列，该序列训练硬件RESET_管脚、(例如，主电源VCC的)电源循环或可以为仅可由处于超深度省电的存储器装置识别的命令的专用/预定SPI命令。在从超深度省电恢复时，所有内部易失性寄存器可以处于它们的通电默认状态。一个例外可以是状态/控制寄存器中的写入完成状态位，借此，即使这种状态位可以是易失性位，但该位在装置进入自动超深度省电时可以不被清零。这可以确保在自动超深度省电编程或擦除操作之后仍然可以检测错误。在这种情况下，写入完成状态位可以不由硬件复位或通过演练RESET_管脚来擦除。然而，该位可以由全电源循环来擦除，或者在超深度省电(例如，79h)命令用于进入UDPD模式时擦除。
即使存储器装置在进入超深度省电时处于QPI或八进制模式，存储器装置也可以在SPI模式下醒来。在这种情况下，系统在可以恢复正常命令操作之前必须等待装置恢复为待机模式。离开超深度省电预定操作码(例如，ABh)或硬件复位命令序列可以用于从超深度省电唤醒装置。该序列还可以用于将装置复位为没有循环电源的通电状态，这可以是离开超深度掉电模式的另一个所支持的方法。为了将装置从超深度省电唤醒，还可以断言硬件RESET_管脚。该选项还可以用于将装置复位为与没有循环电源的通电状态类似的状态。
在装置处于超深度掉电模式时的硬件复位之后，SRAM缓冲器212可以被复位为未定义值。所有易失性状态寄存器可以被复位为它们的默认状态，除了在以下的情况下之外：如果在最新编程或擦除命令之前设置状态/控制寄存器中的位(例如，AUDPD位)，因此装置将在编程或擦除命令完成后自动进入超深度掉电模式，并且硬件复位用于将装置从超深度掉电模式唤醒，然后写入完成状态位可以不被复位。在这种情况下，写入完成状态仍然可以在最新的编程或擦除命令之后示出正确的状态。所有非易失性状态寄存器可以保持它们在复位之前具有的值。
在装置处于除了超深度掉电模式之外的任何模式时的硬件复位之后，SRAM缓冲器可以保持它在复位之前具有的值，以下例外。如果在SRAM缓冲器的更新期间启动复位序列，则可能损坏SRAM缓冲器的内容。所有易失性状态寄存器可以被复位为它们的默认值。所有非易失性状态寄存器可以保持它们在复位之前具有的值，以下例外。如果在到非易失性状态寄存器的写入期间启动复位序列，则可能损坏该寄存器的值。装置可以在硬件复位后总是回返到标准SPI模式。
在特定实施方式中，可以通过电源循环装置来控制存储器装置离开超深度省电。例如，可以对到装置的VCC电压或主电源放电或以其他方式断开，然后重新施加。可以采用加电电路来作为加电过程的一部分来检测VCC处于足以操作存储器装置的电平。由此，如果存储器装置在电源循环装置之前处于超深度省电，则一旦重新施加电源，存储器装置将已经离开超深度掉电模式。在存储器装置接受编程或擦除命令之前必须经过指定延迟(例如，tPUW)或加电装置延迟。该延迟可以确保存储器装置已经恢复为待机装置，并且可以包括确保适当的内部电源电平(例如，VDD)处于足以进行给定操作的电平。在从超深度省电恢复时，所有内部寄存器可以处于它们的加电默认值。
现在参照图4，示出了根据本发明的实施方式的离开超深度掉电模式的第一示例硬件复位操作的波形图400。这种类型的复位操作由于用于其他类型的复位操作中的具体命令还可以被称为“JEDEC”硬件复位操作。在特定实施方式中，可以采用该特定命令序列来离开超深度掉电模式。复位序列可以不适用SCK管脚，并且必须贯穿整个复位序列保持SCK管脚低(模式0)或高(模式3)。这可以防止与命令的任何混淆(因为没有命令位被转移(定时))。当SI管脚上的数据在自始至终没有边沿在SCK管脚上的情况下在CS_管脚的四个连续正边沿上为0101时，可以命令复位/离开。
这是为了选择装置而将第一CS_驱动为低电平有效的序列。时钟(SCK)可以在高或低状态下保持稳定。同样，SI可以与CS_变成低电平有效同时地由总线主设备(例如，主机102)驱动为低。在SCK转变之前在CS_低期间，没有SPI总线从设备可以驱动SI(例如，不允许受控串流输出有效，直到SCK的第一边沿之后为止)。同样，可以将CS_驱动为无效。从设备可以在CS_的上升沿上捕获SI的状态。这种步骤可以重复4次，每次交替SI的状态。在第四个这种CS_脉冲之后，从设备可以触发其内部复位。例如，SI在第一CS_上可以为低，在第二CS_上为高，在第三CS_上为低，在第四CS_上为高。这提供值5h以与随机噪声区分。另外，在此期间SCK上的活动可以停止序列，并且可以不生成复位。
现在参照图5，示出了根据本发明的实施方式的离开超深度掉电模式的第二示例硬件复位操作的波形图500。在该示例中，硬件复位管脚可以用于唤醒装置以离开超深度掉电模式。该序列还可以用于将装置复位为与没有循环电源的通电状态类似的状态。这种情况下的复位序列不适用任何其他管脚。复位管脚上的低状态(RESET_)可以终止进行中的操作并将内部状态机复位至空闲状态。只要低电平存在于RESET_管脚上，存储器装置就可以保持在复位状况下。一旦将RESET_管脚带回高电平，则正常操作可以恢复。装置可以包含内部通电复位电路，因此可以通电序列期间对RESET_管脚没有限制。
在装置处于超深度掉电模式时由RESET_管脚启动的硬件复位之后，SRAM缓冲器212可以被复位为未定义值。所有易失性状态寄存器可以被复位为它们的默认值，除了在以下情况。如果例如在最新编程或擦除命令之前设置状态/控制寄存器中的给定位，因此装置在编程或擦除命令完成后进入超深度掉电模式，并且RESET-用于将装置从超深度掉电模式唤醒，然后可以不复位写入完成状态位。在这种情况下，写入完成状态仍然可以在最新的编程或擦除命令之后示出正确的状态。所有非易失性状态寄存器可以保持它们在复位之前具有的值。
在存储器装置处于除了超深度掉电模式之外的任何模式时由RESET_管脚启动的硬件复位之后，SRAM缓冲器可以保持它在复位之前具有的值，以下例外。如果在SRAM缓冲器的更新期间启动复位序列，则可能损坏SRAM缓冲器的内容。所有易失性状态寄存器可以被复位为它们的默认值。所有非易失性状态寄存器可以保持它们在复位之前具有的值，以下例外。如果在到非易失性状态寄存器的写入期间启动复位序列，则可能损坏该寄存器的值。装置可以在经由RESET_管脚/信号离开UDPD之后总是回返到标准/单SPI模式。
现在参照图6，示出了根据本发明的实施方式的包括第二示例硬件复位操作的电源曲线的波形图600。如图所示，断言的RESET-管脚可以使存储器装置从超深度掉电模式离开。例如，可以需要在预定持续时间(例如，tRST)内断言RESET_管脚(例如，保持低)。响应于RESET_管脚的下降沿，为了适当复位内部电源(例如，作为来自LDO调节器218的输出的VDD)和寄存器状态，存储器装置可以引起的操作电流为有效电流电平。该过程可以在指定的硬件复位时间(例如，tHWRES)内完成，并且此时一旦装置进入待机模式并准备正常操作，则操作电流可以恢复为待机模式电流。
现在参照图7，示出了根据本发明的实施方式的离开超深度掉电模式的示例专用恢复命令的波形图700。从掉电模式恢复预定/专用命令(例如，操作码＝ABh)是将装置从掉电模式或超深度掉电模式唤醒的唯一指令。当存储器装置处于超深度掉电模式时，忽略所有其他命令。在该指令命令中，在使CS_管脚低之后，可以应用“RES”或恢复指令。在指令结束时，可以使CS_管脚恢复为高。SCK时钟号7的上升沿(例如，第8个上升沿)可以启动内部RES指令。如图所示，存储器装置可以在SCK的第8个上升沿之后变得可用于读出和写入指令tPUD或tXUDPD。
在一个实施方式中，一种控制可在超深度掉电模式下操作的存储器装置的方法，可以包括以下步骤：(i)由电压调节器的输出提供用于存储器装置的多个部件的电源电压，其中，多个部件包括命令用户接口，并且其中，存储器装置包括唤醒电路，即使在存储器装置处于超深度掉电模式下时该唤醒电路也保持被通电；(ii)响应于接收第一预定命令使存储器装置进入超深度掉电模式，该第一预定命令使得电压调节器的输出被禁用以在超深度掉电模式期间完全切断多个部件的电源；以及(iii)响应于接收硬件复位命令序列、复位管脚断言、电源循环以及第二预定命令中的一个使存储器装置离开超深度掉电模式，从而使得启用电压调节器的输出以向多个部件提供电力。
现在参照图8，示出了根据本发明的实施方式的离开超深度掉电模式的示例方法的流程图800。在802处，存储器装置可以处于待机模式(例如，准备接受指令命令)。在804处，存储器装置可以接收将被置于超深度掉电模式的命令。例如，该命令可以为预定操作码，诸如图3中所示的操作码。在806处，作为该命令的结果，存储器装置可以进入超深度掉电模式。
如上面讨论的，特定实施方式支持离开超深度掉电模式的各种方案。在808处，为了离开超深度掉电模式，可以采用其中的方案中的任一个。在一个示例中，在810处，可以在存储器装置处(例如，从主机装置)接收硬件复位命令序列。例如，可以应用诸如上面在图4中示出的命令序列的硬件命令序列。作为响应，在818处，存储器装置可以离开超深度掉电模式，并且可以在802处恢复为待机模式。
在另一个示例中，在812处，为了在818处离开超深度掉电模式，可以激活硬件复位管脚。例如，可以如上面在图5中所示来断言RESET_管脚。作为这种硬件复位的结果，电流在802处作为待机模式的一部分且作为离开超深度掉电模式的结果可以恢复为待机模式电流。在另一个示例中，在814处，(例如，电源VCC的)电源循环可以用于离开超深度掉电模式。在又一个示例中，在816处，为了离开超深度掉电模式，可以采用预定“恢复”SPI命令。例如，可以利用如上面在图7中所示的SPI命令。作为响应，在818处，存储器装置可以离开超深度掉电模式，并且可以在802处恢复为待机模式。
这样，特定实施方式可以支持提供使存储器装置离开超深度掉电模式的控制的各种方法、电路、机制和/或结构。虽然上述示例包括特定存储器装置的电路、操作方法以及结构实施方案，但本领域技术人员将认识到，可以根据实施方式使用其他技术和/或结构。进一步地，本领域技术人员将认识到，还可以根据实施方式使用其他装置电路结构、架构、元件等。
对本发明的示例性实施方式的上述说明是为了例示和说明的目的而提供的。并非旨在对本发明进行穷尽，或者将本发明限于所公开的精确形式。显而易见的是，很多修改例和变型例对于本领域技术人员是明显的。选择了实施方式进行说明以最好地解释本发明的原理及其实际应用，以使本领域其他技术人员能够理解本发明的各种实施方式，以及适合于所设想的具体用途的各种变型。
相关申请的交叉引用
本申请要求2016年2月11日提交的美国第62/294264号临时申请的权益，此处以引证的方式将上述申请全文并入。

Claims (18)

1.一种能够在超深度掉电模式下操作的存储器装置，所述存储器装置包括：
a)命令用户接口；
b)电压调节器，该电压调节器具有提供用于所述存储器装置的多个部件的电源电压的输出，其中，所述多个部件包括所述命令用户接口；
c)唤醒电路，即使在所述存储器装置处于所述超深度掉电模式下时该唤醒电路也保持被通电；
d)所述存储器装置可操作为响应于接收第一预定命令而进入所述超深度掉电模式，该第一预定命令使得所述电压调节器的所述输出被禁用以在所述超深度掉电模式期间完全切断所述多个部件的电源；并且
e)所述存储器装置响应于接收硬件复位命令序列、复位管脚断言、电源循环以及第二预定命令中的一个而离开所述超深度掉电模式，从而使得所述电压调节器的所述输出被启用以向所述多个部件提供电力，其中，所述复位管脚断言包括激活复位管脚达至少预定时间。
2.根据权利要求1所述的存储器装置，其中，所述硬件复位命令序列包括片选信号被激活、时钟信号保持稳定、与所述片选信号激活同时地将串行输入信号驱动成低、以及解激活所述片选信号。
3.根据权利要求2所述的存储器装置，其中，所述硬件复位命令序列还包括：在三个随后重复中，使所述串行输入信号的状态发生交替。
4.根据权利要求1所述的存储器装置，其中，所述电源循环包括禁用到所述存储器装置的主电源，然后启用所述主电源。
5.根据权利要求1所述的存储器装置，其中，所述第二预定命令包括在串行输入信号上提供的操作码。
6.根据权利要求5所述的存储器装置，其中，所述操作码在时钟信号的多个循环上接收。
7.根据权利要求5所述的存储器装置，其中，当所述存储器装置为八进制配置时所述操作码在时钟信号的单个循环上接收。
8.根据权利要求1所述的存储器装置，在离开所述超深度掉电模式时所述存储器装置被构造成处于单SPI模式。
9.根据权利要求1所述的存储器装置，其中，所述第二预定命令不包括状态寄存器读取命令。
10.一种控制能够在超深度掉电模式下操作的存储器装置的方法，所述方法包括以下步骤：
a)由电压调节器的输出提供用于所述存储器装置的多个部件的电源电压，其中，所述多个部件包括命令用户接口，并且其中，所述存储器装置包括唤醒电路，即使在所述存储器装置处于所述超深度掉电模式下时该唤醒电路也保持被通电；
b)响应于接收第一预定命令使所述存储器装置进入所述超深度掉电模式，该第一预定命令使得所述电压调节器的所述输出被禁用以在所述超深度掉电模式期间完全切断所述多个部件的电源；以及
c)响应于接收硬件复位命令序列、复位管脚断言、电源循环以及第二预定命令中的一个而使所述存储器装置离开所述超深度掉电模式，从而使得所述电压调节器的所述输出被启用以向所述多个部件提供电力，其中，所述复位管脚断言包括激活复位管脚达至少预定时间。
11.根据权利要求10所述的方法，其中，所述硬件复位命令序列包括：
a)激活片选信号被激活；
b)将时钟信号维持为稳定；
c)与所述片选信号被激活同时地将串行输入信号驱动成低；以及
d)解激活所述片选信号。
12.根据权利要求11所述的方法，其中，所述硬件复位命令序列还包括：在三个随后重复中，使所述串行输入信号的状态发生交替。
13.根据权利要求10所述的方法，其中，所述电源循环包括禁用到所述存储器装置的主电源，然后启用所述主电源。
14.根据权利要求10所述的方法，其中，所述第二预定命令包括在串行输入信号上提供的操作码。
15.根据权利要求14所述的方法，其中，所述操作码在时钟信号的多个循环期间接收。
16.根据权利要求10所述的方法，其中，所述离开所述超深度掉电模式包括将所述存储器装置置于单SPI模式配置。
17.一种包括根据权利要求1所述的存储器装置的设备，所述设备还包括：
a)串行接口，该串行接口耦接在主机装置与所述存储器装置之间；以及
b)所述主机装置被构造成在所述串行接口上提供所述第一预定命令和所述第二预定命令、所述硬件复位命令序列以及所述复位管脚断言。
18.一种用于控制存储器装置的设备，该设备包括：
a)用于为能够在超深度掉电模式下操作的存储器装置的多个部件提供电源电压的单元，其中，所述多个部件包括命令用户接口，并且其中，所述存储器装置包括电路，该电路即使在所述存储器装置处于所述超深度掉电模式下时也保持被通电；
b)用于响应于接收第一预定命令将所述存储器装置置于所述超深度掉电模式的单元，该第一预定命令在所述超深度掉电模式期间完全切断所述多个部件的电源；以及
c)用于响应于接收硬件复位命令序列、复位管脚断言、电源循环以及第二预定命令中的一个而离开所述超深度掉电模式从而向所述多个部件提供电力的单元，其中，所述复位管脚断言包括激活复位管脚达至少预定时间。
CN201710073331.1A 2016-02-11 2017-02-10 存储器装置、控制存储器装置的方法和设备 Active CN107068172B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662294264P 2016-02-11 2016-02-11
US62/294264 2016-02-11
US15/409270 2017-01-18
US15/409,270 US9922684B2 (en) 2016-02-11 2017-01-18 Memory device ultra-deep power-down mode exit control

Publications (2)

Publication Number Publication Date
CN107068172A CN107068172A (zh) 2017-08-18
CN107068172B true CN107068172B (zh) 2021-12-21

Family

ID=59561695

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710073331.1A Active CN107068172B (zh) 2016-02-11 2017-02-10 存储器装置、控制存储器装置的方法和设备

Country Status (3)

Country Link
US (1) US9922684B2 (zh)
CN (1) CN107068172B (zh)
TW (1) TWI710890B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108958639B (zh) * 2017-05-19 2021-07-06 华邦电子股份有限公司 快闪存储器存储装置
US10802736B2 (en) * 2017-07-27 2020-10-13 Qualcomm Incorporated Power down mode for universal flash storage (UFS)
CN110007739B (zh) * 2017-12-29 2023-09-12 华为技术有限公司 一种噪声屏蔽电路及芯片
TWI672704B (zh) * 2018-08-14 2019-09-21 華邦電子股份有限公司 記憶體裝置以及記憶體控制方法
KR102593954B1 (ko) * 2019-01-02 2023-10-26 에스케이하이닉스 주식회사 파워 제어 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 파워 제어 방법
US11216058B2 (en) 2019-07-15 2022-01-04 Micron Technology, Inc. Storage system deep idle power mode
JP7165151B2 (ja) * 2020-02-18 2022-11-02 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN113448424B (zh) * 2020-03-27 2023-12-08 华邦电子股份有限公司 控制装置以及存储器系统
CN113724767B (zh) * 2020-05-26 2024-04-12 华邦电子股份有限公司 半导体存储装置及快闪存储器运行方法
US11651802B1 (en) 2021-11-17 2023-05-16 Everspin Technologies, Inc. Systems and methods for dual standby modes in memory
CN117048371B (zh) * 2023-10-13 2023-12-15 万帮数字能源股份有限公司 一种新能源汽车充电唤醒系统及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101710253A (zh) * 2009-11-25 2010-05-19 安凯(广州)微电子技术有限公司 嵌入式系统的深度休眠方法
CN103530064A (zh) * 2012-07-06 2014-01-22 株式会社东芝 存储器控制设备、半导体设备与系统板
CN104008074A (zh) * 2013-02-25 2014-08-27 瑞萨电子株式会社 大规模集成电路和信息处理系统
CN104272388A (zh) * 2012-07-26 2015-01-07 亚特米斯购并有限公司 存储器装置的超深断电模式

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510096B2 (en) * 2001-04-27 2003-01-21 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
US6560158B2 (en) * 2001-04-27 2003-05-06 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
US20060143485A1 (en) * 2004-12-28 2006-06-29 Alon Naveh Techniques to manage power for a mobile device
US20060136755A1 (en) * 2004-12-16 2006-06-22 Shekoufeh Qawami System, apparatus, and method to enable and disable a mode of operation of a stacked circuit arrangement on an independent circuit basis using register bits and a single shared mode control line
US8542551B2 (en) * 2011-07-29 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for reducing leakage current
TWI470402B (zh) * 2012-04-25 2015-01-21 Academia Sinica 行動裝置ｃｐｕ工作頻率控制方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101710253A (zh) * 2009-11-25 2010-05-19 安凯(广州)微电子技术有限公司 嵌入式系统的深度休眠方法
CN103530064A (zh) * 2012-07-06 2014-01-22 株式会社东芝 存储器控制设备、半导体设备与系统板
CN104272388A (zh) * 2012-07-26 2015-01-07 亚特米斯购并有限公司 存储器装置的超深断电模式
CN104008074A (zh) * 2013-02-25 2014-08-27 瑞萨电子株式会社 大规模集成电路和信息处理系统

Also Published As

Publication number Publication date
TW201741813A (zh) 2017-12-01
US9922684B2 (en) 2018-03-20
TWI710890B (zh) 2020-11-21
CN107068172A (zh) 2017-08-18
US20170236561A1 (en) 2017-08-17

Similar Documents

Publication Publication Date Title
CN107068172B (zh) 存储器装置、控制存储器装置的方法和设备
US9483108B2 (en) Ultra-deep power-down mode for memory devices
US10539989B1 (en) Memory device alert of completion of internally self-timed power-up and reset operations
CN107615387B (zh) 存储器装置和控制存储器装置中的超深掉电模式的方法
US10140062B1 (en) Automatic resumption of suspended write operation upon completion of higher priority write operation in a memory device
US8923088B2 (en) Solid state storage device with sleep control circuit
US10521154B2 (en) Automatic switch to single SPI mode when entering UDPD
CN101517547B (zh) 存储器系统和存储器芯片
CN110377528B (zh) 进行电源管理的方法、记忆装置和其控制器、和电子装置
US20150160706A1 (en) Multiple power supply delivery for a data storage device
CN112863560B (zh) 存储器设备、控制存储器设备的方法和主机设备
CN104778974B (zh) 串行存储器装置、存储器系统和执行主动轮询操作的方法
US20230131586A1 (en) Low power standby mode for memory devices
US9779788B1 (en) Sub-threshold enabled flash memory system
US12027227B2 (en) Low power management for sleep mode operation of a memory device
US12001233B2 (en) Balancing current consumption between different voltage sources
TW202143237A (zh) 半導體存儲裝置及快閃記憶體運行方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant