CN101517547B - 存储器系统和存储器芯片 - Google Patents

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Abstract

一种存储器系统，包括：存储器(3)，其当在各个操作中的内部操作中的功耗量高时，断言高功耗运行输出；以及控制器(2)，其具有在主机和存储器(3)之间的接口功能，并接收高功耗运行输出。控制器(2)在高功耗运行输出被断言时，将其运行模式切换到低功耗模式。

Description

存储器系统和存储器芯片
技术领域
本发明涉及诸如闪速存储器(闪存)的存储器，其通过例如自动(Auto)命令执行内部操作，并涉及包括该存储器的存储器系统和存储器芯片。
背景技术
在通过Auto命令执行内部操作的诸如闪存的存储器的情况下，多个序列在Auto操作中串行或并行地执行，功耗量在所执行的序列之间不同。
存储器系统被配置成包括在存储器芯片的外部提供的控制器。控制器的功耗在各个操作之间也不同。控制器侧可以识别在控制器自身的每个操作中的功耗，但是不能识别在Auto操作中的存储器的功耗。因此，有存储器系统的大功耗的峰值可以很容易升高的趋势。
发明内容
根据本发明的第一个方面，提供一种存储器系统，包括：存储器，其执行写、读和擦除操作，根据各个操作中的内部操作具有不同的功耗，并当在各个操作的内部操作中的功耗量高时，断言高功耗运行输出；以及控制器，其具有在主机和所述存储器之间的接口功能，并接收高功率消耗运行输出，所述控制器在高功耗运行输出被断言时，将其运行模式切换到低功耗模式。
根据本发明的第二个方面，提供一种存储器芯片，其执行写、读和擦除操作，并根据各个操作中的内部操作具有不同的功耗，其中，当在各个操作的内部操作中的功耗量高时，存储器芯片断言高功耗运行输出。
附图说明
图1是示出根据本发明的第一个实施例的存储器系统的基本结构的框图；
图2是示出典型例子中存储器系统运行和功耗之间的关系的一个例子的时序图；
图3是示出典型例子中存储器系统运行和功耗之间的关系的另一个例子的时序图；
图4是示出本发明的第一个实施例中存储器系统运行和功耗之间的关系的例子的时序图；
图5是示出根据本发明的第一个实施例的存储器系统的第一个例子的框图；
图6是示出图5所示的存储器系统的写操作的例子的波形图；
图7是示出图5所示的存储器系统中升压电压VPP和运行输出LPcspt/HPcspt之间的关系的波形图；
图8是示出根据本发明的第一个实施例的存储器系统的第二个例子的框图；
图9是示出根据本发明的第二个实施例的存储器系统的第一个例子的电路图；
图10是示出使用根据本发明的第二个实施例的存储器系统的例子；
图11是示出根据本发明的第二个实施例的存储器系统的第二个例子的电路图；
图12是示出存储器系统的连接的第一个例子的框图；
图13是示出存储器系统的连接的第二个例子的框图；
图14是示出根据本发明的第三个实施例的存储器系统的例子的框图；
图15是示出根据本发明的第四个实施例的存储器芯片所包括的运行输出生成电路的第一个例子的电路图；
图16示出使用图15所示的存储器芯片的存储器系统的结构的第一个例子；
图17示出使用图15所示的存储器芯片的存储器系统的结构的第二个例子；
图18是示出根据本发明的第四个实施例的存储器芯片所包括的运行输出生成电路的第二个例子的电路图；
图19示出使用图18所示的存储器芯片的存储器系统的结构的第一个例子；
图20示出使用图18所示的存储器芯片的存储器系统的结构的第二个例子；
图21示出使用图18所示的存储器芯片的存储器系统的结构的第三个例子。
具体实施方式
现在将参照附图描述本发明的实施例。在下面的描述中，所有附图中相同的部件用相同的附图标记表示。
(第一个实施例)
图1是示出根据本发明的第一个实施例的存储器系统的基本结构的框图。
如图1所示，根据第一个实施例的存储器系统1包括控制器2和由控制器2控制的存储器3。存储器3的例子是非易失性半导体存储器。非易失性半导体存储器的例子是闪存。闪存的例子是NAND闪存。存储器系统1的特定例子是存储卡。存储卡用作例如数码相机、移动电话和便携式音乐播放器的记录媒体。
在该实施例中，存储器3从控制器2接收控制信号、写数据和命令。存储器3向控制器2输出读数据和就绪/忙输出(RY/BY)。控制信号的例子是芯片使能/CE(“/”表示负逻辑)、写使能/WE、读使能/RE、命令锁存使能CLE、地址锁存使能ALE、电源开启选择PSL和写保护/WP。这些控制信号经由控制信号引脚从控制器2输入到存储器3。命令的输入、写数据的输入和读数据的输出经由例如8位或16位的I/O引脚进行。就绪/忙输出经由就绪/忙引脚从存储器3发送到控制器2。
在该实施例中，控制器2具有在主机和存储器3之间用于接口的接口功能。因此，该实施例的存储器系统1相对于主机，实现无源设备功能。控制器2从主机接收控制信号、写数据和命令。控制器2根据控制信号从主机接收该命令。控制器根据所接收的命令控制存储器3，从而将从主机发送的写数据写入存储器3中，将从存储器3读出的读数据发送到主机，以及擦除在存储器3中记录的数据。
采用这种方式，存储器3在控制器2的控制下执行写、读和擦除操作。
另外，该实施例的存储器3除了上述的功能以外，还包括高功耗运行输出生成电路10。高功率消耗运行输出生成电路10根据存储器3在内部操作期间的功耗量，向存储器3的外部断言和否定高功耗运行输出。在写、读和擦除操作中，存储器3顺序地执行或重复在写、读和擦除的各个操作中的某些内部操作。例如，在写操作中，内部操作的例子包括输入地址、输入写数据、将写数据锁存在数据寄存器中(直到该阶段的操作被称为“第一周期”)、位线的预充电、将写数据传输到位线、将写脉冲应用于字线、读校验以及将数据重写入预定数据还未到达的单元(直到该阶段的操作被称为“自动页编程”)。这些内部操作在功耗量上不相同。具体地，位线的预充电和将写入脉冲应用于字线会消耗大量的电流，这些内部操作中的功耗倾向于比其它内部操作中的功耗大。当存储器3的功耗达到预定值或更大或者超过预定值时，高功耗运行输出生成电路10断言高功耗运行输出。另一方面，当存储器3的功耗小于预定值，或者等于预定值或更小时，高功耗运行输出生成电路10否定高功耗运行输出。因此，存储器3向存储器3的外部通知存储器3的功耗量。
该实施例的控制器2具有接收高功耗运行输出的功能，并根据高功耗运行输出，切换控制器2的运行模式。图1所示的运行模式切换信号生成电路11生成切换信号。当高功耗运行输出被否定时，该实施例的控制器2在正常功耗模式中运行。当高功耗运行输出被断言时，该实施例的控制器2将运行模式从正常功耗模式切换到低功耗模式。当高功耗运行输出被断言时，控制器2在低功耗模式下运行。
现在将描述根据第一个实施例的存储器系统1的特定有益效果。
图2是示出典型例子中存储器系统运行和功耗之间的关系的一个例子的时序图。
如图2所示，如果控制器的处理与存储器的忙状态重叠，则存在存储器功耗的峰值与控制器功耗的峰值重叠的情况。如果这些峰值重叠，则系统功耗的峰值急剧上升，如箭头A所指示的。这可能导致电池功耗的增加或者由于功耗超过电池容量而造成的故障。然而，即使存储器处于忙状态，控制器的处理也进行，因此，存储器系统的处理速度高。
图3是示出典型的例子中存储器系统运行和功耗之间的关系的另一个例子的时序图。
在存储器系统中提供就绪/忙输出RY//BY。可以想到，通过使用就绪/忙输出RY//BY，控制器的处理在存储器处于忙状态时被暂停，如图2所示。在忙状态下，控制器的处理被暂停。因此，存储器功耗的峰值不与控制器功耗的峰值重叠。在该例子中，系统功耗的峰值不会急剧上升。然而，由于控制器的处理暂停而存储器处于忙状态，因此，存储器系统的处理速度低。
图4是示出本发明的第一个实施例中存储器系统运行和功耗之间的关系的一个例子的时序图。
该例子的存储器系统1除了就绪/忙输出RY//BY外，还具有高功耗运行输出LPcspt//HPcspt。正如所示出的，在该例子中，当输出LPcspt//HPcspt在“H(高)”电平时，存储器3的功耗低(高功耗运行输出被否定)。另一方面，当输出LPcspt//HPcspt在“L(低)”电平时，存储器3的功耗高(高功耗运行输出被断言)。在该例子的存储器系统1中，即使在存储器3处于忙状态时，控制器3也进行处理，但当输出LPcspt//HPcspt在“L”电平时，即高功耗运行输出被断言时，控制器2部分地暂停或暂停处理。在图4所示的例子中，为了更容易理解本实施例，处理被暂停。采用这种方式，当存储器3的功耗高时，控制器2部分地暂停或暂停处理，从而在低功耗模式下运行。当存储器3的功耗低时，处理被进行。因此，当维持高处理速度时，整个存储器系统1的高功耗的峰值可以被抑制。
下面描述根据第一个实施例的存储器系统的特定例子。
图5是示出根据本发明的第一个实施例的存储器系统的第一个例子的框图。
如图5所示，在第一个例子的存储器系统1所包括的存储器3中，高功耗运行输出生成电路10根据来自高电压产生电路20的输出，断言或否定高功耗运行输出。进一步地，在第一个例子的存储器系统1所包括的控制器2中，当高功耗运行输出被断言时，运行模式切换信号生成电路11停止内部振荡器(OSC)21的内部时钟的振荡，或者停止内部时钟的供给。内部时钟用于确定控制器2自身的内部操作的定时。例如，内部时钟被提供给主机接口(主机I/F)、缓存器、CPU和存储器接口(存储器I/F)，这些电路模块根据内部时钟运行。通过停止内部振荡器21自身的振荡或者通过停止内部时钟的供给而不停止内部振荡器21自身的振荡，可以暂停控制器2自身的处理。此外，通过用于主机接口的内部时钟、用于缓存器的内部时钟、用于CPU的内部时钟和用于存储器接口的内部时钟中的一个或者多个的提供，可以部分地暂停控制器2自身的处理。另外，当检测到高功耗运行输出从断言状态迁移到否定状态时，控制器2恢复内部时钟的振荡或者内部时钟的供给，从而从低功耗模式恢复到正常功耗模式。
除此之外，当高功耗运行输出被断言时，控制器2可以暂停控制器2和存储器之间的数据传送。这也可将控制器2设置在低功耗模式。当检测到高功耗运行输出从断言状态迁移到否定状态时，控制器2恢复控制器2和存储器之间的数据传送，从而从低功耗模式恢复到正常功耗模式。
下面描述第一个例子的存储器系统1所包括的存储器3的特定操作的例子。
图6是示出图5所示的存储器系统的写操作例子的波形图。
作为特定操作的例子，描述了作为一种写操作的自动页编程。毋庸说明，除了写操作之外，擦除操作和读操作可同样被执行。
图6示出作为一种写操作的自动页编程。当命令10h(“h”是16进制数字)被输入到输入/输出引脚I/O而写使能/WE在“L”电平时，启动自动页编程。接着，当命令70h被输入到输入/输出引脚I/O而写使能/WE在“L”电平时，执行状态读，以读出表示写“成功”或“失败”的状态。
在自动页编程期间，就绪/忙输出被设置在“L”。在这段时间期间，高功耗运行输出LPcspt//HPcspt基于下面的控制，重复在“H”和“L”之间的电平变化。
图7是示出图5所示的存储器系统中升压电压VPP和运行输出LPcspt//HPcspt之间的关系的波形图。
如果自动页编程被启动，则在图5中示出的高电压产生电路20被激活以产生升压电压VPP。功耗倾向于容易增加的状态的例子是高电压产生电路20正执行升压操作的状态(“H”是功耗高的周期；“L”是功耗低的周期)。虽然在本说明书中没有特别示出，但是在存储器3内产生指示高电压产生电路20以执行升压操作的内部信号。该内部信号由在图5中示出的高功耗运行输出生成电路10接收，由此高功耗运行输出生成电路10可在升压操作期间将运行输出LPcspt//HPcspt设置在“L”电平。进一步地，在自动页编程中，重复“写”和“校验”直到单元的阈值达到与所输入的写数据对应的预定电平。换句话说，重复对位线进行预充电和将写脉冲应用于字线。如上所述，由于这些内部操作消耗大量的电流，因此，每当对位线进行预充电以及每当将写脉冲应用于字线的时候，重复升压电压VPP的下降和升压操作的启动。在升压操作的时候，存储器3的功耗增加，这样，运行输出LPcspt//HPcspt被设置在“L”电平。
通过向存储器3的外部通知运行输出LPcspt//HPcspt，控制器2可执行如图4所示的操作。
下面描述根据第一个例子的存储器3的结构的一个例子。
在图5中示出的存储器3是存储器芯片。存储器芯片包括存储器单元阵列101、存储器控制电路102、命令解码器103、操作机构104、输入/输出电路(I/O)105、数据寄存器106、高电压产生电路20和高功耗运行输出生成电路10。
多个存储器单元被集成在存储器单元阵列101中。存储器单元的例子是非易失性半导体存储器单元。非易失性半导体存储器单元的例子是可变阈值晶体管、或者包括多个可变阈值晶体管的存储器单元装置。可变阈值晶体管的例子是包括电荷积累层并具有阈值的晶体管，其中阈值根据在电荷积累层中积累的电荷的数量(例如电子的数量)可变。存储器单元装置的例子是NAND型存储器单元装置，其中可变阈值晶体管在源线和位线之间串行连接。存储器单元阵列101由存储器单元控制电路102控制。
命令解码器103对来自存储器芯片的外部的命令进行解码。命令经由输入/输出电路105输入到命令解码器103。
操作机构104根据来自命令解码器103的输出，确定至少一个操作，并根据所确定的操作输出控制存储器控制电路102的控制信号。
数据寄存器106暂时存储来自存储器芯片的外部的数据(写数据)。写数据经由输入/输出电路105输入到数据寄存器106中。另外，数据寄存器106暂时存储来自存储器单元阵列101的数据(读数据)。读数据经由输入/输出电路105输出到存储器芯片中。
高电压产生电路20包括升压电路。升压电路的例子是电荷泵电路。包括升压电路的高电压产生电路20根据来自存储器控制电路102的控制信号，产生升压电压。升压电压的例子是VPP。
根据来自高电压产生电路20的内部信号，高功耗运行输出生成电路10确定高电压产生电路20是否正在执行升压操作。基于所确定的结果，高功耗运行输出生成电路10确定高功耗运行输出是否将要被断言或否定。例如，当高电压产生电路20正在执行升压操作时，高功耗运行输出生成电路10断言高功耗运行输出，而当高电压产生电路20没有执行升压操作时，否定高功耗运行输出。
下面描述根据第一个例子的控制器2的结构的例子。
在图5中示出的控制器2是控制器芯片。如上所述，控制器芯片具有在主机和存储器3之间用于接口的接口功能。作为接口功能的例子，控制器芯片管理存储器3中的物理状态(例如，哪些数字排序的逻辑扇区地址数据被存储在哪个物理块地址，或者哪些块处于被擦除状态)。控制器芯片包括主机接口(主机I/F)201、CPU(中央处理单元)202、存储器接口(存储器I/F)203、ROM(只读存储器)204、RAM(随机访问存储器)205、运行模式切换信号生成电路11和内部振荡器21。
主机接口201在主机和控制器芯片之间执行接口处理。
CPU 202控制整个存储器系统1的运行。例如，当存储器系统1被供电时，CPU 202将存储在ROM 204中的固件(控制程序)读出到RAM 205中，并执行预定的处理，从而在RAM 205中创建各种表。
另外，CPU 202从主机接收写命令、读命令和擦除命令，并对存储器3执行预定的处理或者控制经由缓存器206的数据传送过程。
ROM 204存储例如由CPU 202控制的控制程序。
RAM 205用作CPU 202的工作区域，并存储控制程序和各种表。
存储器接口203执行控制器芯片和存储器3之间的接口处理。
缓存器206在从主机发送的数据将要写入存储器3时，暂时存储预定数量的数据(例如，1页)，并在从存储器3中读出的数据将要发送到主机时，也暂时存储预定数量的数据。
内部振荡器21使内部时钟振荡。内部时钟被提供给例如主机接口201、CPU 202、存储器接口203和缓存器206。
如上所述，运行模式切换信号生成电路11生成切换信号，其在高功耗运行输出被断言时，停止内部振荡器21的内部时钟的振荡或者停止内部时钟的供给。
图8是示出根据本发明的第一个实施例的存储器系统的第二个例子的框图。
在第一个例子中，高功耗运行输出生成电路10使用指示高电压产生电路20的升压操作的内部信号，以生成运行输出LPcspt//HPcspt。然而，运行输出LPcspt//HPcspt的产生并不限于该例子。例如，如图8所示，通过使用存储器控制电路102的内部信号，可以生成运行输出LPcspt//HPcspt。例如，如上所述，在对位线进行预充电和将写脉冲应用于字线的时候，消耗大量的电流。存储器控制电路102生成用于对位线进行预充电的内部信号和用于将写脉冲应用于字线的内部信号。例如，通过使用这些内部信号，可以产生具有如图7所示的波形的运行输出LPcspt//HPcspt。
虽然没有特别示出，高功耗运行输出生成电路10可被配置为根据来自操作机构104的控制信号确定一个操作，并根据所确定的操作确定是否断言或否定高功耗状态输出。
同样，虽然没有示出，高功耗运行输出生成电路10可以被配置为根据来自命令解码器103的输出确定一个操作，并根据所确定的操作确定是否断言或否定高功耗状态输出。
(第二个实施例)
第二个实施例是与高功耗运行输出的输出方法有关的例子。
图9是示出根据本发明的第二个实施例的存储器系统的第一个例子的电路图。
如图9所示，存储器系统1包括高功耗运行输出线路，其将来自存储器3的高功耗运行输出传输到控制器2。
在图9中示出的存储器3在高功耗运行输出被断言时，驱动高功耗运行输出线路，并在高功耗运行输出被否定时，将高功耗运行输出线路设置为高阻抗，或者反之亦然。作为例子，图9示出前一种情况。
具体地，高功耗运行输出生成电路10的输出被提供给N通道绝缘栅FET 30的栅极。当高功耗运行输出生成电路10的输出在“H”电平时，FET 30驱动高功耗运行输出线路，并将高功耗运行输出线路的电位向接地电位Vss过渡。另一方面，当高功耗运行输出生成电路10的输出在“L”电平时，FET 30被断开，从而将高功耗运行输出线路设置为高阻抗。
将高功耗运行输出线路被引入控制器2。控制器2包括上拉电阻31，其连接在高功耗运行输出线路和电源电位Vdd和P通道绝缘栅FET 32之间，其中FET 32具有连接到高功耗运行输出线路的栅极。
当高功耗运行输出线路的电位已向接地电位Vss降低时，FET 32被导通并提升节点33处的电位。另一方面，当高功耗运行输出线路的电位已被上拉电阻从接地电位Vss向电源电位Vdd方向增加时，FET 32被断开并降低节点33处的电位。根据节点33的电位，运行模式切换信号生成电路11使能或禁止切换信号。
有利地，上述方法可应用于具有多个存储器3的存储器系统。
图10示出使用根据本发明的第二个实施例的存储器系统的例子。
在图10中示出的存储器系统1包括n个存储器3(3-1至3-n)。存储器3-1至3-n各自包括FET 30。这些FET 30被共同连接到高功耗运行输出线路。当一个FET 30被导通后，高功耗运行输出线路的电位向接地电位Vss的方向降低。该连接被称为“线或连接”。
存储器3在高功耗运行输出被断言时，驱动高功耗运行输出线路，并在高功耗运行输出被否定时，将高功耗运行输出线路设置为高阻抗，反之亦然。因此，多个存储器3的高功耗运行输出以线或连接的方式提供给控制器2。因此，根据第二个实施例的存储器系统1有利地应用于具有多个存储器3的存储器系统。
图11是示出根据本发明的第二个实施例的存储器系统的第二个例子的电路图。
如图11所示，上拉电阻31可以不在控制器2内提供，而是在控制器2的外部提供。例如，上拉电阻31可以连接在高功耗运行输出线路上，而该高功耗运行输出线路在存储器3的功耗运行引脚34和控制器2的功耗运行引脚35以及电源电位Vdd之间伸展。
图12是示出存储器系统的连接的第一个例子的框图。
如图12所示，在连接的第一个例子中，控制器2和存储器3被布置在存储器系统1内的电路板10上，控制器2和存储器3通过在电路板10上形成的有线线路41连接。在这种情况下，图9所示的第一个例子和图11所示的第二个例子都可以使用。可以使用图11所示的第二个例子的理由在于其应满足上拉电阻31是否形成在电路板10上。
图13是示出存储器系统的连接的第二个例子的框图。
如图13所示，在连接的第二个例子中，存储器2被布置在存储器3上，控制器2和存储器3通过接合线42连接。在这种情况下，图9所示的第一个例子和图11所示的第二个例子也都可以使用，但是使用第二个例子相对困难。原因在于很难将上拉电阻31连接到接合线42。然而，如果上拉电阻31在控制器2上提供，如第一个例子所示，则其应当满足连接控制器2和存储器3，从而容易使用。从这一点来看，可以理解，有利地，图9所示的第一个例子应用于控制器2被布置在存储器3上的存储器系统，以促进尺寸的减小。
(第三个实施例)
图14是示出根据本发明的第三个实施例的存储器系统的例子的框图。
如图14所示，在第三个实施例中，高功耗运行的水平可以通过来自控制器2的命令在存储器3中有选择地设置。具体地，用于区别高功耗运行输出的“断言”和“否定”的功耗值的水平从外部设置。所设置的功耗值的水平被存储在存储器3的功耗边界设置寄存器50中。序列状态区别电路51区别序列状态，并检测或估计存储器3的功耗值。在功耗边界设置寄存器50中存储的水平被提供给序列状态区别电路51。例如，序列状态区别电路51将所提供的水平与所检测或估计的存储器3的功耗的水平进行比较。比较结果被输出到高功耗运行输出生成电路10。基于来自序列状态区别电路51的输出，高功耗运行输出生成电路10将高功耗运行输出设置在“H”电平或“L”电平。此外，功耗在写、读和擦除操作之间不相同。与各个操作对应的不同水平可以被存储在功耗边界设置寄存器50中，并使序列状态区别电路51根据各个操作，产生用于确定是否将高功耗运行输出设置在“H”电平或“L”电平的输出。而且，与存储器系统的模式对应的不同水平可以被存储在功耗边界设置寄存器50中，并使序列状态区别电路51根据各个模式产生用于确定是否将高功耗运行输出设置在“H”电平或“L”电平的输出。
根据第三个实施例，用于区别高功耗运行输出的“断言”和“否定”的功耗值的水平可以保持在不高于根据存储器系统1的需要而设置的固定的预定的功耗值的水平。可选择地，必须被维持且不能被超过的预定功耗值可以根据从主机侧设置的存储器系统的模式进行选择。
(第四个实施例)
图15是示出根据本发明的第四个实施例的存储器芯片所包括的运行输出生成电路的第一个例子的电路图。
如图15所示，功耗运行引脚可以与就绪/忙引脚61共享。就绪/忙生成电路60的输出被连接到N通道绝缘栅FET 63的栅极。FET 63通过开关电路62串连在引脚61和接地电位Vss之间。开关电路的具体例子是CMOS传输门64。传输门64被连接在引脚61和FET 63之间。
高功耗运行输出生成电路10的输出被连接到FET 30的栅极。FET 30通过开关电路62串连在引脚61和接地电位Vss之间。开关电路62的具体例子是CMOS传输门65。传输门65被连接在引脚61和FET 63之间。
在该例子中，就绪/忙生成电路60在使能信号EN在“H”电平时被激活，而在使能信号EN在“L”电平时被去激活。在该例子中，高功耗运行输出生成电路10在作为使能信号EN的反信号的信号/EN在“H”电平时被激活，而在信号/EN在“L”电平时被去激活。
因此，如图16所示，当信号EN在“H”电平时，就绪/忙生成电路60被激活，而高功耗运行输出生成电路10被去激活。在图15中示出的传输门64被导通，而传输门65不被导通。因此，FET 30从引脚61断开，FET 63被连接到引脚61。
在这种情况下，当控制器2仅仅支持就绪/忙引脚66时，根据第四个实施例的第一个例子的存储器3可用。
相反，如图17所示，当信号EN在“L”电平时，高功耗运行输出生成电路10被激活，而就绪/忙生成电路60被去激活。在图15中示出的传输门65被导通，而传输门64不被导通。因此，FET 30被连接到引脚61。
在这种情况下，当控制器2仅仅支持功耗运行引脚67时，根据第四个实施例的第一个例子的存储器3可用。
图18是示出根据本发明的第四个实施例的存储器芯片所包括的运行输出生成电路的第二个例子的电路图。
在第二个例子中，就绪/忙引脚68和功耗运行引脚69都被提供，并且这两者中只有一个或者这两者都可以被使用。
如图18所示，第二个例子与第一个例子在开关电路62′方面不相同。开关电路62′包括开关64、65和70。开关64被连接在引脚68和FET 63之间。开关65被连接在引脚69和FET 30之间。开关70被连接在引脚68和引脚69之间。
当使能信号EN1在“H”电平时，就绪/忙生成电路60被激活。
当使能信号EN2在“H”电平时，高功耗运行输出生成电路10被激活。
如图19所示，当信号EN1在“H”电平且信号EN2在“L”电平时，就绪/忙生成电路60被激活，而高功耗运行输出生成电路10被去激活。在图18中示出的传输门64被导通，而传输门65不被导通。因此，FET 63被连接到引脚68。
在这种情况下，当控制器2仅仅支持就绪/忙引脚66时，根据第四个实施例的第二个例子的存储器3可用。
如图20所示，当信号EN1在“L”电平且信号EN2在“H”电平时，高功耗运行输出生成电路10被激活，而就绪/忙生成电路60被去激活。在图18中示出的传输门65被导通，而传输门64不被导通。因此，FET 30被连接到引脚69。
在这种情况下，当控制器2仅仅支持功耗运行引脚67时，根据第四个实施例的第二个例子的存储器3可用。
如图21所示，当信号EN1和信号EN2都在“H”电平时，高功耗运行输出生成电路10和就绪/忙生成电路60都被激活。由于在图18中示出的传输门64和65都被导通，因此，FET 63被连接到引脚68，而FET 30被连接到引脚69。
在这种情况下，当控制器2支持就绪/忙引脚66和功耗运行引脚67时，根据第四个实施例的第二个例子的存储器3可用。
上述的实施例包括以下方面：
(1)一种存储器系统，包括：存储器，其执行写、读和擦除操作，根据各个操作中的内部操作具有不同的功耗，并在各个操作的内部操作中的功耗量高时，断言高功耗运行输出；以及控制器，其具有在主机和存储器之间的接口功能，并接收高功耗运行输出，所述控制器在高功耗运行输出被断言时，将其运行模式切换到低功耗模式。
(2)根据(1)的存储器系统，其中，控制器在低功耗模式时暂停与存储器的数据传输。
(3)根据(1)的存储器系统，其中，控制器在低功耗模式时停止内部时钟的供给，其中内部时钟用于确定控制器自身的内部操作的定时。
(4)根据(2)的存储器系统，其中，控制器包括：运行模式切换信号生成电路，其根据高功耗运行输出，生成用于切换控制器的运行模式的切换信号；以及存储器接口电路；其中，切换信号被提供给存储器接口电路，当切换信号已经断言低功耗模式时，存储器接口电路暂停与存储器的数据传输。
(5)根据(3)的存储器系统，其中控制器包括：运行模式切换信号生成电路，其根据高功耗运行输出，生成用于切换控制器的运行模式的切换信号；以及内部时钟振荡电路，其使内部时钟振荡；其中，切换信号被提供给内部时钟振荡电路，当切换信号已经断言低功耗模式时，内部时钟振荡电路暂停内部时钟的振荡。
(6)根据(1)的存储器系统，还包括：高功耗运行输出线路，其将高功耗运行输出从存储器传输到控制器；其中存储器在高功耗运行输出被断言时，驱动高功耗运行输出线路，并在高功耗运行输出被否定时，将高功耗运行输出线路设置成高阻抗，反之亦然。
(7)根据(6)的存储器系统，其中，控制器包括：切换信号生成电路，其根据高功耗运行输出，生成用于切换控制器的运行模式的切换信号；切换信号生成电路包括：电阻器，其连接在高功耗运行输出被提供的供给点和电源之间；切换信号生成电路根据电阻器和供给点之间的连接节点的电位，生成切换信号。
(8)根据(6)的存储器系统，还包括电阻器，其连接在高功耗运行输出线路和电源之间。
(9)根据(1)至(8)的任何一种存储器系统，其中，存储器是非易失性半导体存储器。
(10)根据(9)的存储器系统，其中，非易失性半导体存储器是NAND闪存。
(11)一种存储器芯片，其执行写、读和擦除操作，并根据各个操作中的内部操作具有不同的功耗，其中，当在各个操作的内部操作中的功耗量高时，存储器芯片断言高功耗运行输出。
(12)根据(11)的存储器芯片，还包括：生成高功耗运行输出的高功耗运行输出生成电路；以及向外部输出高功耗运行输出的外部输出终端，其中高功耗运行输出生成电路在高功耗运行输出被断言时，驱动外部输出终端，并在高功耗运行输出被否定时，将外部输出终端设置为高阻抗，反之亦然。
(13)根据(11)的存储器芯片，其中在存储器芯片中，从外部设置区别高功耗运行输出的断言和否定的功耗值的水平。
(14)根据(13)的存储器芯片，还包括功耗边界设置寄存器，其存储功耗值的水平。
(15)根据(11)的存储器芯片，其中，存储器芯片包括：存储器单元阵列，其中集成了多个存储器单元；存储器控制电路，其控制存储器单元阵列；命令解码器，其解码来自外部的命令；操作机构，其根据来自命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制存储器控制电路；以及高功耗运行输出生成电路，其基于来自操作机构的控制信号确定多个或单个操作中的一个，并根据所确定的操作的内部操作确定是断言还是否定高功耗运行输出。
(16)根据(11)的存储器芯片，其中，存储器芯片包括：存储器单元阵列，其中集成了多个存储器单元；存储器控制电路，其控制存储器单元阵列；命令解码器，其解码来自外部的命令；操作机构，其根据来自命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制存储器控制电路；以及高功耗运行输出生成电路，其基于来自命令解码器的输出确定多个或单个操作中的一个，并根据所确定的操作的内部操作确定是断言还是否定所述高功耗运行输出。
(17)根据(11)的存储器芯片，其中，存储器芯片包括：存储器单元阵列，其中集成了多个存储器单元；存储器控制电路，其控制存储器单元阵列；命令解码器，其解码来自外部的命令；操作机构，其根据来自命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制存储器控制电路；高电压产生电路，其产生高电压；以及高功耗运行输出生成电路，其基于来自高电压产生电路的内部信号确定高电压产生电路是否正在产生高电压，并根据所确定的操作确定是断言还是否定高功耗运行输出。
(18)根据(11)的存储器芯片，其中，存储器芯片包括：存储器单元阵列，其中集成了多个存储器单元；存储器控制电路，其控制存储器单元阵列；命令解码器，其解码来自外部的命令；操作机构，其根据来自命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制存储器控制电路；以及高功耗运行输出生成电路，其基于来自存储器控制电路的内部信号确定多个或单个操作中的一个，并根据所确定的操作的内部操作确定是断言还是否定高功耗运行输出。
(19)根据(11)到(18)的任意一项的存储器芯片，其中存储器芯片是非易失性半导体存储器芯片。
(20)根据(19)的存储器芯片，其中，非易失性半导体存储器芯片是NAND闪存芯片。
(21)根据(11)的存储器芯片，其中，高功耗运行输出的引脚与就绪/忙引脚共享，选择高功耗运行输出和就绪/忙中的一个，并从所共享的引脚输出。
(22)根据(11)的存储器芯片，其中，存储器芯片包括：第一引脚，其被提供高功耗运行输出；以及第二引脚，其被提供就绪/忙输出；其中，第一和第二引脚输出高功耗运行输出和就绪/忙输出中的一个或者两者。
已参照某些实施例描述了本发明。本发明并不限于上述的实施例。在实现本发明的阶段中，在不脱离本发明的精神的情况下可以进行各种修改。
虽然各个实施例可以独立地实现，但是，这些实施例也可以适当地进行组合并实现。
这些实施例包括在各种阶段的发明，而在各种阶段的发明可从在此公开的结构元件的适当组合中得到。
在这些实施例中，已根据本发明被应用于存储器系统的例子描述了本发明。然而，本发明并不限于存储器系统。结合该存储器系统的半导体集成电路设备，例如，处理器或系统LSI，也在本发明的范围之内。
NAND闪存已作为非易失性半导体存储器的一个例子进行了描述。然而，非易失性半导体存储器并不限于NAND闪存，其可以是除了NAND闪存之外的闪存，诸如AND闪存或NOR闪存。

Claims (19)

1.一种存储器系统，包括：
存储器，其执行写、读和擦除操作，根据各个操作中的内部操作具有不同的功耗，当在各个操作的内部操作中的功耗量高时，断言高功耗运行输出，并将所述高功耗运行输出传输到控制器；以及
控制器，其具有在主机和所述存储器之间的接口功能，从主机接收写数据和命令并传输到所述存储器，并从所述存储器接收所述高功耗运行输出，所述控制器在所述高功耗运行输出被断言时将其运行模式从正常功耗模式切换到低功耗模式。
2.根据权利要求1所述的系统，其中，所述控制器在所述低功耗模式时暂停与所述存储器的数据传输。
3.根据权利要求1所述的系统，其中，所述控制器在所述低功耗模式时停止内部时钟的提供，所述内部时钟用于确定所述控制器自身的内部操作的定时。
4.根据权利要求2所述的系统，其中，所述控制器包括：
运行模式切换信号生成电路，其根据所述高功耗运行输出，生成用于切换所述控制器的运行模式的切换信号；以及
存储器接口电路；
其中，所述切换信号被提供给所述存储器接口电路，当所述切换信号已经断言所述低功耗模式时，所述存储器接口电路暂停与所述存储器的数据传输。
5.根据权利要求3所述的系统，其中，所述控制器包括：
运行模式切换信号生成电路，其根据所述高功耗运行输出，生成用于切换所述控制器的运行模式的切换信号；以及
内部时钟振荡电路，其使所述内部时钟振荡；
其中，所述切换信号被提供给所述内部时钟振荡电路，当所述切换信号已经断言所述低功耗模式时，所述内部时钟振荡电路暂停所述内部时钟的振荡。
6.根据权利要求1所述的系统，还包括：高功耗运行输出线路，其将所述高功耗运行输出从所述存储器传输到所述控制器；
其中，所述存储器在所述高功耗运行输出被断言时，驱动所述高功耗运行输出线路，并在所述高功耗运行输出被否定时，将所述高功耗运行输出线路设置成高阻抗，反之亦然。
7.根据权利要求6所述的系统，其中，所述控制器包括：切换信号生成电路，其根据所述高功耗运行输出，生成用于切换所述控制器的运行模式的切换信号；
所述切换信号生成电路包括：电阻器，其连接在所述高功耗运行输出被提供的供给点和电源之间；所述切换信号生成电路根据所述电阻器和所述供给点之间的连接节点的电位，生成所述切换信号。
8.根据权利要求6所述的系统，还包括电阻器，其连接在所述高功耗运行输出线路和电源之间。
9.一种存储器芯片，包括：
存储器单元阵列，其包括多个存储器单元；
存储器控制电路，其控制所述存储器单元阵列以执行写、读和擦除操作；以及
高功耗运行输出生成电路，其当在各个操作中所述存储器芯片的功耗量高时断言高功耗运行输出，并将所述高功耗运行输出传输到所述存储器芯片的外部。
10.根据权利要求9所述的存储器芯片，其中，在所述存储器芯片中，从外部设置用于区别所述高功耗运行输出的断言和否定的功耗值的水平。
11.根据权利要求10所述的存储器芯片，还包括：功耗边界设置寄存器，其存储所述功耗值的水平。
12.根据权利要求9所述的存储器芯片，还包括：
命令解码器，其解码来自外部的命令；以及
操作机构，其根据来自所述命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制所述存储器控制电路；
其中，所述高功耗运行输出生成电路基于来自所述操作机构的控制信号确定所述多个或单个操作中的一个，并根据所确定的操作中所述存储器芯片的内部操作，确定是断言还是否定所述高功耗运行输出。
13.根据权利要求9所述的存储器芯片，还包括：
命令解码器，其解码来自外部的命令；以及
操作机构，其根据来自所述命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制所述存储器控制电路；
其中，所述高功耗运行输出生成电路基于来自所述命令解码器的输出确定所述多个或单个操作中的一个，并根据所确定的操作中所述存储器芯片的内部操作，确定是断言还是否定所述高功耗运行输出。
14.根据权利要求9所述的存储器芯片，其中，所述存储器芯片包括：
命令解码器，其解码来自外部的命令；
操作机构，其根据来自所述命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制所述存储器控制电路；以及
高电压产生电路，其产生高电压；
其中，所述高功耗运行输出生成电路基于来自所述高电压产生电路的内部信号确定所述高电压产生电路是否正在产生高电压，并根据所确定的操作中所述存储器芯片的内部操作，确定是断言还是否定所述高功耗运行输出。
15.根据权利要求9所述的存储器芯片，其中，所述存储器芯片包括：
命令解码器，其解码来自外部的命令；以及
操作机构，其根据来自所述命令解码器的输出确定多个或单个操作，并根据所确定的操作输出控制信号以控制所述存储器控制电路；
其中，所述高功耗运行输出生成电路基于来自所述存储器控制电路的内部信号确定所述多个或单个操作中的一个，并根据所确定的操作中所述存储器芯片的内部操作，确定是断言还是否定所述高功耗运行输出。
16.根据权利要求9所述的存储器芯片，其中，所述高功耗运行输出的引脚与就绪/忙引脚共享；选择所述高功耗运行输出和就绪/忙中的一个，并从所共享的引脚输出。
17.根据权利要求9所述的存储器芯片，其中，所述存储器芯片包括：
第一引脚，其被提供所述高功耗运行输出；以及
第二引脚，其被提供就绪/忙输出；
其中，所述第一和第二引脚输出所述高功耗运行输出和所述就绪/忙输出中的一个或者两者。
18.根据权利要求9所述的存储器芯片，其中，所述存储器芯片是非易失性半导体存储器芯片。
19.根据权利要求18所述的存储器芯片，其中，所述非易失性半导体存储器芯片是NAND闪速存储器芯片。
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