JP4152178B2 - メモリカード及び電子デバイス - Google Patents
メモリカード及び電子デバイス Download PDFInfo
- Publication number
- JP4152178B2 JP4152178B2 JP2002350999A JP2002350999A JP4152178B2 JP 4152178 B2 JP4152178 B2 JP 4152178B2 JP 2002350999 A JP2002350999 A JP 2002350999A JP 2002350999 A JP2002350999 A JP 2002350999A JP 4152178 B2 JP4152178 B2 JP 4152178B2
- Authority
- JP
- Japan
- Prior art keywords
- card
- terminal
- pull
- mode
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0701—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips at least one of the integrated circuit chips comprising an arrangement for power management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
Description
【０００１】
【発明の属する技術分野】
本発明は、マルチメディアカード（登録商標）のようなメモリカードもしくは電子デバイスに関する。
【０００２】
【従来の技術】
マルチメディアカード（登録商標）は小型軽量化並びにインタフェースの簡素化を実現したメモリカードの一種であり、外部インタフェース端子として７個のコネクタ端子を有し、シリアルインタフェースが採用されて、ＰＣカードやハードディスクが採用するＡＴＡ（AT Attachment）インタフェースに比べてホストシステムの負荷を軽減でき、より簡易なシステムでも利用できるようになっている（非特許文献１参照）。また、マルチメディアカード（登録商標）の規格から派生した別のメモリカードとしてＳＤカード（登録商標）がある。後者は前者の外部端子を包含する一方、前者が後者のコマンド仕様を包含するものもあり、ＳＤカードホスト（ＳＤカードを主として扱うホスト装置）には前者を後者として利用する他に、前者を前者として利用しようとするものもある。以下本明細書ではマルチメディアカード（登録商標）を単にＭカード、ＳＤカード（登録商標）を単にＳカードとも称する。ＳＤカードホストを単にＳカードホストと称する。
【０００３】
【非特許文献１】
岡田浩人、“マルチメディアカード活用法”、インタフェース、株式会社ＣＱ出版社、１９９９年１２月、第２５巻、第１２号、ｐ.１２４−１３１
【０００４】
【発明が解決しようとする課題】
本発明者はＳＤカードホストがＭカードをそれとして利用できることを保証することについて検討した。
【０００５】
これによれば、Ｓカードホストによるチップ選択（ＣＳ）端子を利用するカード認識動作に着目した。Ｓカードの規格では、ＳカードホストのＣＳ端子は１００キロオーム（ｋΩ）でプルダウンされ、ＳカードのＣＳ端子は５０キロオーム（ｋΩ）でプルアップされる。ＳカードホストはＳカードの認識動作ではＣＳ端子をハイレベルにドライブする。このとき、Ｓカードのプルアップ抵抗とＳカードホストのプルダウン抵抗による電流径路もＳカードホスト側のハイレベルドライブを阻害するには及ばない。ＭカードにおけるＣＳ端子のプルアップ抵抗はスタンバイ電流低減の観点より１．５メガオーム（ＭΩ）とされる場合がある。ＳカードホストがそのＭカードに対して同様の認識動作を行なうと、ＭカードのＣＳ端子近傍の電流をＳカードホストのプルダウン抵抗に引き込んで、ＭカードのＣＳ端子側でレベル低下を生じ、Ｍカード側でモード認識を誤る虞のあることが本発明者によって明らかにされた。要するに、ＭカードはカードモードとしてＭＭＣモードとＳＰＩモードが有り、カードモードに応じてカード選択手法や端子の機能割り当てが相違される。ＭＭＣモードにおける端子の機能割り当てはＳカードと同じである。ＳカードホストによるＳカードに対する前記認識動作はＣＳ端子のドライブに関してＭカードに対するＭＭＣモード設定動作と同じである。換言すれば、ＣＳ端子をハイレベルに駆動してＭカードをＭＭＣモードに設定することができる。しかしながら、実際には、前述の通り、ＣＳ端子に関するＳカードホストのプルダウン抵抗によるＣＳ端子近傍の電位の引き込み、電位低下により、ＭカードはＣＳ端子がローレベルに駆動されていると判別してＳＰＩモードに遷移してしまう。
【０００６】
これにより、Ｓカードホストは、コマンド及びデータのインタフェース端子割当て機能の点で、ＭカードをＳＤカードとしてアクセスできず、また、ＭカードをＭＭＣモードでアクセスすることもできない。
【０００７】
本発明の目的は、入力端子のプルアップ抵抗によって生ずる電力消費を低減することができ、しかも、ホスト装置のプルダウン抵抗との関係による誤動作を生じ難いメモリカード並びに電子デバイスを提供することにある。
【０００８】
本発明の別の目的は、Ｓカードホストにてアクセス可能なＭカードとしてのメモリカードを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕本発明に係るメモリカードは、複数の外部端子と、インタフェース部と、消去及び書込み可能な不揮発性メモリとを有する。前記複数の外部端子はプルアップ抵抗に接続される選択端子を含む。前記インタフェース部は、前記選択端子からの入力に基いてメモリカードのモード判定を行なうときその判定タイミングの前に前記選択端子のプルアップ抵抗として相対的に小さな抵抗値を選択し、前記モード判定の後に元の相対的に大きな抵抗値を選択する。
【００１２】
モード判定以外で採用される相対的に大きな抵抗値は選択端子のプルアップ抵抗が消費するリーク電流を減らすように作用する。低消費電力の観点ではプルアップ抵抗の抵抗値は大き方がよいが、メモリカードが装着されるメモリカードホストの端子にプルダウン抵抗が接続されている場合を想定すると、前記プルアップ抵抗値が大き過ぎると、そのプルダウン抵抗による引き込みによる影響を受けることになる。モード判定時に選択端子のプルアップ抵抗を小さくすることにより、その様なプルダウン抵抗による電位引き込みの悪影響を回避することができる。
【００１３】
本発明の具体的な形態として、前記メモリカードのモード判定は、メモリカードの初期化コマンド（ＣＭＤ０）の受付に応答して行なわれる。
【００１４】
本発明の具体的な形態として、前記インタフェース部は、前記モード判定を行なうとき、前記選択端子のハイレベルに応答して外部とのインタフェースモードを第１動作モードに設定し、前記選択端子のローレベルに応答して外部とのインタフェースモードを第２動作モードに設定する。例えば、前記メモリカードはマルチメディアカード（登録商標）の規格に準拠し、前記第１動作モードはＳＰＩモード、前記第２動作モードはＭＭＣモードである。
【００１５】
本発明の別の具体的な形態として、前記小さな抵抗値の選択を段階的に行い、段階的な選択はより小さい方の抵抗値を先の選択とする。判定タイミング前に選択端子が変化されるとき、その変化を高速化する。これにより、メモリホストの耐ノイズ性が低かったり、動作速度が許容最速度を超えるような、特殊な場合に対しても、カードモードの判定に必要な端子の信号変化をカードモード判定タイミングまでには余裕を持って終了することを保証できるようになる。要するに、悪条件下でのカードモード判定動作の信頼性を更に高める事ができる。
【００１６】
本発明に係るメモリカードは更に、前記複数の外部端子はプルアップ抵抗を有するデータ端子を含み、前記インタフェース部は、書き込みコマンドの後に前記データ端子に供給される書き込みデータのスタートビットを検出するまでの期間に前記データ端子のプルアップ抵抗として相対的に小さな抵抗値を選択し、前記スタートビットを検出した後に元の相対的に大きな抵抗値を選択する。これにより、データ入力系の耐ノイズ性が低い場合もしくは劣化した場合でも、書き込みデータの先頭検出の信頼性を向上させることができる。
【００１７】
〔２〕本発明の別の観点によるメモリカードは、複数の外部端子と、消去及び書き込み可能な不揮発性記憶手段を備えた内部回路とを有する。前記内部回路は、初期化コマンドに応答して前記外部端子の一つである選択端子からの入力に基いてモード判定を行なうとき判定タイミングの前に前記選択端子のプルアップ抵抗の抵抗値を小さくし、前記モード判定の後に元に戻す。モード判定時に選択端子のプルアップ抵抗の抵抗値を小さくすることにより、プルダウン抵抗による電位引き込みの悪影響を回避することができる。
【００１８】
また、前記内部回路は、書き込みコマンドの後に前記外部端子の一つであるデータ端子に供給される書き込みデータのスタートビットを検出するまでの期間に前記データ端子のプルアップ抵抗の抵抗値を小さくし、前記スタートビットの検出後に元に戻す。データ入力系の耐ノイズ性が低い場合若しくは劣化した場合でも、書き込みデータの先頭検出の信頼性を向上させることができる。
【００１９】
〔３〕本発明の更に別の観点による電子デバイスは、複数の外部端子と内部回路を有する。前記内部回路は、初期化コマンドに応答して前記外部端子の一つである選択端子からの入力に基いてモード判定を行なうとき判定タイミングの前に前記選択端子の入力インピーダンスを相対的に小さくし、前記モード判定の後に元に戻す。モード判定時に選択端子の入力インピーダンスを小さくすることにより、プルダウン抵抗による電位引き込みの悪影響を回避することができる。
【００２０】
また、前記内部回路は、書き込みコマンドの後に前記外部端子の一つであるデータ端子に供給される書き込みデータのスタートビットを検出するまでの期間に前記データ端子の入力インピーダンスを相対的に小さくし、前記スタートビットの検出後に元に戻す。データ入力系の耐ノイズ性が低い場合もしくは劣化した場合でも、書き込みデータの先頭検出の信頼性を向上させることができる。
【００２１】
【発明の実施の形態】
図１には本発明の一例に係るＭカードが例示される。Ｍカード１は、厚さが１．４ｍｍ、平面寸法が２４ｍｍ×３２ｍｍのカード基板サイズを有し、その端子面には、外部端子として、夫々同一形状で矩形の外部端子としてのコネクタ端子Ｐ０〜Ｐ６が等間隔で７個配置される。コネクタ端子Ｐ０〜Ｐ６はインタフェース部２に接続され、インタフェース部２には消去及び書き込み可能な不揮発性メモリとしてフラッシュメモリ３が接続される。
【００２２】
フラッシュメモリ３の詳細は特に図示はしないが、蓄積電荷量もしくは極性に従って閾値電圧制御されるフローティングゲート型の不揮発性メモリセルを用いた構成、或はソース・ドレイン電極に対して電荷をトラップする位置に応じて情報記憶を行なうＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）等の局在的電荷トラップ型の不揮発性メモリセルを用いた構成を採用することができる。メモリセル１個当りの記憶情報ビット数は１ビットに限定されず、２ビット以上の多値であってもよい。
【００２３】
インタフェース部２は、Ｍカード１のホストインタフェース制御部４、フラッシュメモリインタフェース制御部５、バッファメモリ６、それらを制御する制御部７を有する。制御部７は例えばシングルチップマイクロコンピュータによって構成することができる。ホストインタフェース制御部４とコネクタ端子Ｐ０〜Ｐ６との間には、端子機能にしたがって入力バッファＩＢＵＦ１〜ＩＢＵＦ４、出力バッファＯＢＵＦ１，ＯＢＵＦ２が配置される。入力バッファＩＢＵＦ１、ＩＢＵＦ２の前段にはプルアップ抵抗回路８，９が配置される。
【００２４】
Ｍカード１はＭＭＣモードとＳＰＩ（Serial Peripheral Interface）モードを有する。Ｍカード１はバスを共有することができる。要するに、Ｍカードは一つのＭカードホストに対して多数接続可能にされる。ＭＭＣモードとＳＰＩモードとの相違は外部とのインタフェース仕様と、Ｍカードの選択手法である。
【００２５】
前記外部インタフェース仕様という点において、ＭＭＣモードでは、７個のコネクタ端子Ｐ０〜Ｐ６は、リザーブ端子（オープン又は論理値“１”に固定）ＮＣ、コマンド端子（コマンド入力及び応答信号出力を行う入出力端子）ＣＭＤ、回路の接地電圧（グランド）端子Ｖｓｓ１，Ｖｓｓ２、電源電圧供給端子Ｖｃｃ、クロック入力端子ＣＬＫ、データの入出力端子ＤＡＴとして機能される。ＳＰＩモードでは７個のコネクタ端子Ｐ０〜Ｐ６は、選択端子としてのチップセレクト端子（負論理）ＣＳｂ、データ入力端子（ホスト装置からカードへのデータ及びコマンド入力用）ＤＩ、回路の接地電圧（グランド）端子Ｖｓｓ１，Ｖｓｓ２、電源電圧供給端子Ｖｃｃ、クロック入力端子ＣＬＫ、データ出力端子（メモリカードからホスト装置へのデータ及びステータス出力）ＤＯとして機能される。
【００２６】
前記Ｍカードの選択手法という点において、ＭＭＣモードは複数枚のメモリカードの中からアクセスするカードを選択するのに、カード認識フローの中で夫々のカードに固有の相対アドレス（ＲＣＡ：Relative Card Address）を一枚一枚に割り振っておき、この相対アドレスを指定することでカードを選択する。カード認識は以下の動作で行われる。バスに共通接続された複数のＭカードにＭＭＣモードが指定されているとき、Ｍカードのホスト装置（Ｍカードホスト）からコマンドライン（コマンド端子ＣＭＤが接続する信号線）に所定のコマンドが発行されると、レディー状態のメモリカードは同じタイミングで一斉にカード識別情報（ＣＩＤ：Card Identification Number）を１ビットずつコマンドラインに出力する。コマンドラインはオープンドレインアーキテクチャとなっており、コマンドラインに対する出力は例えばローレベル又は高出力インピーダンスになる。夫々のメモリカードは１ビット出力毎にコマンドラインの状態と自分自身のカード識別情報の対応ビットの値とを比較し、異なる場合はそこでＣＩＤの送信動作を中止してレディ状態に戻る。この結果、最終的にはＣＩＤ値の一番小さな一枚のメモリカードが最後まで自身のＣＩＤ値の送信を完了させることができ、アイデンティフィケーション状態に遷移する。アイデンティフィケーション状態に遷移したメモリカードに対してＲＣＡを設定する。この認識操作を何回も繰返して全てのメモリカードにＲＣＡを設定する。
【００２７】
ＳＰＩモードでは、複数枚のカード夫々に対してチップセレクト信号が前記チップ選択端子ＣＳｂに接続してあり、アクセスしたいカードのチップセレクト信号を選択レベルにアサートしてＭカードを選択すればよい。
【００２８】
ここで、Ｍカードの初期化シーケンスを簡単に説明する。動作電源Ｖｃｃが投入されると、図２に例示されるように、端子Ｐ４（クロック端子ＣＬＫ）からクロック信号を入力し、端子Ｐ１（コマンド端子ＣＭＤ）からコマンドを入力する。初期化コマンドＣＭＤ０が入力されると、その時の端子Ｐ０(端子ＣＳｂ)のレベルがハイレベルであればＭＭＣモードに遷移し、ローレベルであればＳＰＩモードに遷移する。電源投入後であっても、再度初期化コマンドＣＭＤ０が投入されると、その時の端子Ｐ０(端子ＣＳｂ)のレベルに応じてカードモードを変更する事ができる。従って、このＭカードの初期化シーケンス等においてＭカードホストによる端子Ｐ０(端子ＣＳｂ)に対する駆動レベルが、端子Ｐ０(端子ＣＳｂ)の近傍で反転してしまうと、Ｍカードで認識された外部インタフェース仕様と、カードホストが認識するインタフェース仕様とが相違することになり、データ入出力が不可能になる。前記ＭＭＣモードとＳＰＩモードにおける端子機能の相違より明らかな如く、ＭＭＣモードにおいて端子Ｐ１のコマンド・レスポンス入出力端子ＣＭＤはＳＰＩモードにおいてデータ・コマンド入力端子ＤＩとされ、ＭＭＣモードにおいて端子Ｐ６のデータ入出力端子ＤＡＴはＳＰＩモードにおいてデータ・レスポンス出力端子ＤＯとされるからである。
【００２９】
前記プルアップ抵抗回路８は端子ＣＳｂの不安定化要因に対処する。以下この点について詳述する。
【００３０】
図３には前記プルアップ抵抗回路８が例示される。プルアップ抵抗回路８は入力バッファＩＢＵＦ１の前段に配置された例えば１．５ＭΩのプルアップ抵抗１１に並行してに配置された別のプルアップ抵抗１２とこれに直列配置されたｐチャンネル型のスイッチトランジスタ１３により構成される。プルアップ抵抗１２は前記プルアップ抵抗１１よりも抵抗値の小さな例えば５０ｋΩの抵抗値が設定されている。前記１．５ＭΩのプルアップ抵抗１１はその他の入力バッファＩＢＵＦ２〜ＩＢＵＦ４の前段にも配置され、入力停止時の入力状態を安定化するようになっている。したがって、リーク電流による電力消費を極力低減するという観点から高抵抗値が設定されている。
【００３１】
図４にはスイッチトランジスタ１３の制御論理回路１４が例示される。クロック信号ＣＬＫに同期動作するデコーダ２０及びカウンタ２１、アンドゲート２２、ナンドゲート２３から成る。デコーダ２０は初期化コマンドＣＭＤ０の先頭８ビットであるコマンドインデックスを検出することによりその出力２４をハイレベルにする。カウンタ２１はクロックＣＬＫに同期するコマンドのビット入力を計数し、スタートビットを起点に８ビット目からその最終ビットである４８ビット目までその出力２５をハイレベルにする。デコーダ２０の出力２４はカウンタ２１の出力２５がハイレベルからローレベルに変化するのに同期してローレベルに初期化される。
【００３２】
アンドゲート２４はデコーダ２０の出力２４とカウンタ２１の出力２５を２入力とする。ナンドゲート２３にはアンドゲート２２の出力と共に内部信号であるカードモード信号２６の反転信号を入力する。カードモード信号２６はＳＰＩモードでハイレベルにされる。ナンドゲート２３の出力はカードモードがＳＰＩモードでない状態において、初期化コマンドＣＭＤ０のスタートビットを起点に８ビット目からその最終ビットである４８ビット目までの期間にローレベルにされる。この期間に前記スイッチトランジスタ１３がオン状態にされ、プルアップ抵抗の抵抗値は抵抗１２の抵抗値にしたがって小さくされる。
【００３３】
図５には前記制御論理１４を用いたモード判定動作タイミングが例示され、図６にはその動作フローが例示される。Ｍカードの初期化シーケンスを行なうための初期化コマンドＣＭＤ０は、８ビットのコマンドインデックス（ＣＭD０ＩＮＤＥＸ）、３２ビットのアーギュメント、８ビットのＣＲＣ（サイクリック・リダンダンシ・チェック）コードから成る。初期化コマンドＣＭＤ０のコマンドインデックスが検出されることによってプルアップ抵抗は５０ｋΩに切換えられる（▲１▼）。初期化コマンドＣＭＤ０が受付けられる期間Ｔの最後において端子Ｐ０の状態が確認され、それに従って、ＭＭＣモード又はＳＰＩモードが決定される（▲２▼）。この後、プルアップ抵抗は１．５ＭΩに戻される（▲３▼）。
【００３４】
図７にはＭカード１をその互換カードであるＳカード用のＳカードホストで利用するときの状態が示される。Ｓカードの端子機能はＭＭＣモードと同じであり、またＳカードホストには１枚のＳカードは接続可能にされる。Ｓカードホスト３０においてＭカードの端子Ｐ０に対応するチップ選択制御端子３１はその規格により１００ｋΩのプルダウン抵抗３２でプルダウンされる。Ｓカードではチップ選択制御端子３１に接続する端子は内部において５０ｋΩにプルダウンされる。Ｍカード１は前述の如く１．５ＭΩのプルアップ抵抗１１と５０ｋΩのプルアップ抵抗１２を備える。
【００３５】
図８にはＳカードホスト３０によるＭカード１の認識動作が例示される。ここでは、Ｓカードホスト３０はＭカードをＳカードとして認識しようとする。Ｓカードホスト３０はＳカードの認識動作ではＭカード１の端子Ｐ０に接続する端子３１をハイレベルにドライブしようとする。このとき、Ｓカードホスト３０における端子３１のプルダウン抵抗３２は１００ｋΩ、Ｍカードのプルアップ抵抗は１．５ＭΩであるから、Ｍカードの端子Ｐ０（ＣＳｂ）端子近傍の電流はＳカードホスト３０のプルダウン抵抗３２に引き込まれ、Ｍカードの端子Ｐ０側でレベル低下を生ずることになる。要するに、Ｐ０端子はローレベルのままにされる（ｔ０）。ここまでは以前のＭカードと同じである。このとき、Ｓカードホスト３０より初期化コマンドＣＭＤ０が供給されると、回路１４でそのコマンドインデックスを検出するのに応答して、Ｍカード１のプルアップ抵抗を５０ｋΩに切換える。これにより、プルアップ抵抗１２からプルダウン抵抗３２に向けて電流が供給され、プルダウン抵抗３２の電流引き込みによる端子Ｐ０のレベル低下が抑えられ、図８の如く、端子Ｐ０のハイレベルが回復される（ｔ１）。この状態でカード認識動作が行なわれる結果、ＭカードはＭＭＣモードとされ、Ｓカードホスト３０によってＭカードはＳカードとして認識される。要するに、Ｍカードが不所望にＳＰＩモードで認識されてアクセス不能な状態になることが防止される。認識動作後はＭカードのプルアップ抵抗は再度１．５ＭΩに戻され、再び端子Ｐ０はプルダウン抵抗による電流引き込みによりローレベルにされる（ｔ２）。この間、プルアップ抵抗１１によるリーク電流は極めて少なく、低消費電力という点ではＳカードに勝る。認識動作の後、プルアップ抵抗を元の高抵抗に戻す意義が有る。図において端子Ｐ０の波形における破線波形はＳカードホスト３０のドライブ基端側波形を意味している。実線はドライブ終端側波形を意味することになる。参考例として示しているが、Ｓカードホストが端子Ｐ０を全く駆動していない場合にはＳカードホスト３０より初期化コマンドＣＭＤ０が供給されてもＭカードはＳＰＩモードにならざるを得ない。このことは、Ｓカードホスト３０もＭカードの認識機能があればＭカードをＳＰＩモードとして利用可能であることを意味する。尚、図８においてＳＤカードモードとはＳカードのカードモードでありＭカードのＭＭＣモードと同じ動作モードを意味する。
【００３６】
上記Ｍカード１によれば、Ｓカードホスト３０によりＭカードがＳカードとして認識されるとき、ＭカードをＭＭＣモードに設定することができる。図９に例示されるようにカードモードに応じてインタフェース機能が相違されるが、Ｍカード１が不所望にＳＰＩモードで認識されることはないから、Ｓカードホスト３０によってＭカードがアクセス不能な状態になることを防止することができる。認識動作後はＭカードのプルアップ抵抗は再度１．５ＭΩに戻され、プルアップ抵抗１１によるリーク電流は極めて少なく、低消費電力という点ではＳカードに勝る。
【００３７】
図１０にはプルアップ抵抗の段階的な切替えを可能にする例が示される。プルアップ抵抗回路８は、１ｋΩのプルアップ抵抗１２Ａとスイッチトランジスタ１３Ａ、１０ｋΩのプルアップ抵抗１２Ｂとスイッチトランジスタ１３Ｂにより構成される。スイッチトランジスタ１３Ａ，１３Ｂの制御論理回路１４は、スイッチトランジスタ１３Ａ，１３Ｂ毎にナンドゲート２３Ａ，２３Ｂを分け、カウンタ２１の出力２５Ａ，２５Ｂを分離した。出力２５Ａはコマンドのスタートビットを起点に８ビット目から１６ビット目までハイレベルにされ、出力２５Ｂはコマンドのスタートビットを起点に１７ビット目から４８ビット目までハイレベルにされる。
【００３８】
これにより、カードモードがＳＰＩモードでない状態において、初期化コマンドＣＭＤ０のスタートビットを起点に８ビット目から１６ビット目までの期間にはプルアップ抵抗１２Ａが選択され、１７ビット目から４８ビット目までの期間にはプルアップ抵抗１２Ｂが選択される。要するに、小さな抵抗値のプルアップ抵抗１２Ａ，１２Ｂの選択を段階的に行い、段階的な選択はより小さい方の抵抗値を先の選択とする。これにより、端子Ｐ０のハイレベル回復若しくはローレベルからハイレベルへの遷移を高速化することができる。したがって、メモリホストの耐ノイズ性が低かったり、動作速度が許容最速度を超えるような、特殊な場合に対しても、カードモードの判定に必要な端子Ｐ０の信号変化をカードモード判定タイミングまでには余裕を持って終了することを保証できるようになる。要するに、悪条件下でのカードモード判定動作の信頼性を更に高める事ができる。
【００３９】
シミュレーション結果に依れば、Ｍカードの最大動作周波数を２０ＭＨｚと想定した場合、端子Ｐ０の容量を５ｐＦ、プルアップ抵抗１ｋΩのときの端子Ｐ０の立ち上り時間は約１５ナノ秒（ｎｓ）、同じく１０ｋΩで１５０ｎｓ、５０ｋΩで７５０ｎｓである。７５０ｎｓかかるとしても、１５クロックサイクル分であり、初期化コマンドＣＭＤ０が４８クロックサイクルを要することを勘案すれば、図４の一段切替えでタイミング上は余裕が有る。
【００４０】
図１１には前記プルアップ回路９とその制御論理回路が例示される。プルアップ回路９は、特に制限されないが、５０ｋΩのプルアップ抵抗４０とｐチャンネル型スイッチトランジスタ４１の直列回路にて構成される。制御論理回路４３はデコーダ４４とナンドゲート４５により構成される。デコーダ４４はコマンドをデコードし、コマンドＣＭＤ２４を検出することにより信号４６をハイレベルにアサートする。ナンドゲート４５は前記信号４６と、書き込みコマンドＣＭＤ２４の後に入力される書込みデータのスタートビット検出信号４７を反転入力する。スタートビット検出信号４７はスタートビット検出によってハイレベルにアサートされる。
【００４１】
上記より、コマンドＣＭＤ２４を検出してから書き込みデータのスタートビットを検出するまで、データ端子ＤＡＴとされる端子Ｐ６のプルアップ抵抗は１．５ＭΩの高抵抗から５０ｋΩの抵抗４０に切換えられる。低抵抗化されることにより耐ノイズ性が良好になり、書込みデータのスタートビット検出に対する信頼性を向上させることができる。
【００４２】
図１２には書き込み動作タイミングが例示される。期間Ｔｉは、プルアップ抵抗が１．５ＭΩの高抵抗から５０ｋΩの抵抗４０に切換えられる期間とされる。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、選択可能なプルアップ抵抗の抵抗値は５０ｋΩに限定されず適宜変更可能である。図１において図示は省略されているが、図１１の回路は図１の入力バッファＩＢＵＦ３の前段にも配置されている。また、本発明はＭカードだけでなく他の規格のメモリカード、通信カードのような他の電子デバイスにも適用可能である。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４６】
すなわち、入力端子のプルアップ抵抗によって生ずる電力消費を低減することができ、しかも、ホスト装置のプルダウン抵抗との関係による誤動作を生じ難いメモリカード並びに電子デバイスを提供することができる。
【００４７】
Ｓカードホストにてアクセス可能なＭカードとしてのメモリカードを提供することができる。
【図面の簡単な説明】
【図１】本発明の一例に係るＭカードのブロック図である。
【図２】Ｍカードの初期化シーケンスを簡単に示すタイミングチャートである。
【図３】プルアップ抵抗回路を例示する回路図である。
【図４】スイッチトランジスタの制御論理回路を例示する回路図である。
【図５】図４の制御論理を用いたモード判定動作タイミングを例示するタイミングチャートである。
【図６】図４の制御論理を用いたモード判定動作の動作フローである。
【図７】Ｍカードをその互換カードであるＳカード用のＳカードホストで利用するときの状態を示す説明図である。
【図８】ＳカードホストによるＭカードの認識動作を例示するタイミングチャートである。
【図９】カードモードに応じてインタフェース機能が相違される状態を例示する説明図である。
【図１０】プルアップ抵抗の段階的な切替えを可能にする例を示す回路図である。
【図１１】データ端子のプルアップ回路とその制御論理回路を例示する回路図である。
【図１２】図１１の回路を適用した書き込み動作を例示するタイミングチャートである。
【符号の説明】
１ Ｍカード
Ｐ０〜Ｐ６ コネクタ端子
ＣＳｂ チップ選択端子
ＤＡＴ，ＣＭＤ，ＤＩ データ端子
２ インタフェース部
３ フラッシュメモリ
４ ホストインタフェース制御部
５ フラッシュメモリインタフェース制御部
６ バッファメモリ
７ 制御部
ＩＢＵＦ１〜ＩＢＵＦ４ 入力バッファ
ＯＢＵＦ１，ＯＢＵＦ２ 出力バッファ
８，９ プルアップ抵抗回路
１２ プルアップ抵抗
１３ スイッチトランジスタ
１４ 制御論理回路
２０ デコーダ
２１ カウンタ
１２Ａ，１２Ｂ プルアップ抵抗
１３Ａ，１３Ｂ スイッチトランジスタ
４０ プルアップ抵抗
４１ スイッチトランジスタ
４３ 制御論理回路
４４ デコーダ
【発明の属する技術分野】
本発明は、マルチメディアカード（登録商標）のようなメモリカードもしくは電子デバイスに関する。
【０００２】
【従来の技術】
マルチメディアカード（登録商標）は小型軽量化並びにインタフェースの簡素化を実現したメモリカードの一種であり、外部インタフェース端子として７個のコネクタ端子を有し、シリアルインタフェースが採用されて、ＰＣカードやハードディスクが採用するＡＴＡ（AT Attachment）インタフェースに比べてホストシステムの負荷を軽減でき、より簡易なシステムでも利用できるようになっている（非特許文献１参照）。また、マルチメディアカード（登録商標）の規格から派生した別のメモリカードとしてＳＤカード（登録商標）がある。後者は前者の外部端子を包含する一方、前者が後者のコマンド仕様を包含するものもあり、ＳＤカードホスト（ＳＤカードを主として扱うホスト装置）には前者を後者として利用する他に、前者を前者として利用しようとするものもある。以下本明細書ではマルチメディアカード（登録商標）を単にＭカード、ＳＤカード（登録商標）を単にＳカードとも称する。ＳＤカードホストを単にＳカードホストと称する。
【０００３】
【非特許文献１】
岡田浩人、“マルチメディアカード活用法”、インタフェース、株式会社ＣＱ出版社、１９９９年１２月、第２５巻、第１２号、ｐ.１２４−１３１
【０００４】
【発明が解決しようとする課題】
本発明者はＳＤカードホストがＭカードをそれとして利用できることを保証することについて検討した。
【０００５】
これによれば、Ｓカードホストによるチップ選択（ＣＳ）端子を利用するカード認識動作に着目した。Ｓカードの規格では、ＳカードホストのＣＳ端子は１００キロオーム（ｋΩ）でプルダウンされ、ＳカードのＣＳ端子は５０キロオーム（ｋΩ）でプルアップされる。ＳカードホストはＳカードの認識動作ではＣＳ端子をハイレベルにドライブする。このとき、Ｓカードのプルアップ抵抗とＳカードホストのプルダウン抵抗による電流径路もＳカードホスト側のハイレベルドライブを阻害するには及ばない。ＭカードにおけるＣＳ端子のプルアップ抵抗はスタンバイ電流低減の観点より１．５メガオーム（ＭΩ）とされる場合がある。ＳカードホストがそのＭカードに対して同様の認識動作を行なうと、ＭカードのＣＳ端子近傍の電流をＳカードホストのプルダウン抵抗に引き込んで、ＭカードのＣＳ端子側でレベル低下を生じ、Ｍカード側でモード認識を誤る虞のあることが本発明者によって明らかにされた。要するに、ＭカードはカードモードとしてＭＭＣモードとＳＰＩモードが有り、カードモードに応じてカード選択手法や端子の機能割り当てが相違される。ＭＭＣモードにおける端子の機能割り当てはＳカードと同じである。ＳカードホストによるＳカードに対する前記認識動作はＣＳ端子のドライブに関してＭカードに対するＭＭＣモード設定動作と同じである。換言すれば、ＣＳ端子をハイレベルに駆動してＭカードをＭＭＣモードに設定することができる。しかしながら、実際には、前述の通り、ＣＳ端子に関するＳカードホストのプルダウン抵抗によるＣＳ端子近傍の電位の引き込み、電位低下により、ＭカードはＣＳ端子がローレベルに駆動されていると判別してＳＰＩモードに遷移してしまう。
【０００６】
これにより、Ｓカードホストは、コマンド及びデータのインタフェース端子割当て機能の点で、ＭカードをＳＤカードとしてアクセスできず、また、ＭカードをＭＭＣモードでアクセスすることもできない。
【０００７】
本発明の目的は、入力端子のプルアップ抵抗によって生ずる電力消費を低減することができ、しかも、ホスト装置のプルダウン抵抗との関係による誤動作を生じ難いメモリカード並びに電子デバイスを提供することにある。
【０００８】
本発明の別の目的は、Ｓカードホストにてアクセス可能なＭカードとしてのメモリカードを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕本発明に係るメモリカードは、複数の外部端子と、インタフェース部と、消去及び書込み可能な不揮発性メモリとを有する。前記複数の外部端子はプルアップ抵抗に接続される選択端子を含む。前記インタフェース部は、前記選択端子からの入力に基いてメモリカードのモード判定を行なうときその判定タイミングの前に前記選択端子のプルアップ抵抗として相対的に小さな抵抗値を選択し、前記モード判定の後に元の相対的に大きな抵抗値を選択する。
【００１２】
モード判定以外で採用される相対的に大きな抵抗値は選択端子のプルアップ抵抗が消費するリーク電流を減らすように作用する。低消費電力の観点ではプルアップ抵抗の抵抗値は大き方がよいが、メモリカードが装着されるメモリカードホストの端子にプルダウン抵抗が接続されている場合を想定すると、前記プルアップ抵抗値が大き過ぎると、そのプルダウン抵抗による引き込みによる影響を受けることになる。モード判定時に選択端子のプルアップ抵抗を小さくすることにより、その様なプルダウン抵抗による電位引き込みの悪影響を回避することができる。
【００１３】
本発明の具体的な形態として、前記メモリカードのモード判定は、メモリカードの初期化コマンド（ＣＭＤ０）の受付に応答して行なわれる。
【００１４】
本発明の具体的な形態として、前記インタフェース部は、前記モード判定を行なうとき、前記選択端子のハイレベルに応答して外部とのインタフェースモードを第１動作モードに設定し、前記選択端子のローレベルに応答して外部とのインタフェースモードを第２動作モードに設定する。例えば、前記メモリカードはマルチメディアカード（登録商標）の規格に準拠し、前記第１動作モードはＳＰＩモード、前記第２動作モードはＭＭＣモードである。
【００１５】
本発明の別の具体的な形態として、前記小さな抵抗値の選択を段階的に行い、段階的な選択はより小さい方の抵抗値を先の選択とする。判定タイミング前に選択端子が変化されるとき、その変化を高速化する。これにより、メモリホストの耐ノイズ性が低かったり、動作速度が許容最速度を超えるような、特殊な場合に対しても、カードモードの判定に必要な端子の信号変化をカードモード判定タイミングまでには余裕を持って終了することを保証できるようになる。要するに、悪条件下でのカードモード判定動作の信頼性を更に高める事ができる。
【００１６】
本発明に係るメモリカードは更に、前記複数の外部端子はプルアップ抵抗を有するデータ端子を含み、前記インタフェース部は、書き込みコマンドの後に前記データ端子に供給される書き込みデータのスタートビットを検出するまでの期間に前記データ端子のプルアップ抵抗として相対的に小さな抵抗値を選択し、前記スタートビットを検出した後に元の相対的に大きな抵抗値を選択する。これにより、データ入力系の耐ノイズ性が低い場合もしくは劣化した場合でも、書き込みデータの先頭検出の信頼性を向上させることができる。
【００１７】
〔２〕本発明の別の観点によるメモリカードは、複数の外部端子と、消去及び書き込み可能な不揮発性記憶手段を備えた内部回路とを有する。前記内部回路は、初期化コマンドに応答して前記外部端子の一つである選択端子からの入力に基いてモード判定を行なうとき判定タイミングの前に前記選択端子のプルアップ抵抗の抵抗値を小さくし、前記モード判定の後に元に戻す。モード判定時に選択端子のプルアップ抵抗の抵抗値を小さくすることにより、プルダウン抵抗による電位引き込みの悪影響を回避することができる。
【００１８】
また、前記内部回路は、書き込みコマンドの後に前記外部端子の一つであるデータ端子に供給される書き込みデータのスタートビットを検出するまでの期間に前記データ端子のプルアップ抵抗の抵抗値を小さくし、前記スタートビットの検出後に元に戻す。データ入力系の耐ノイズ性が低い場合若しくは劣化した場合でも、書き込みデータの先頭検出の信頼性を向上させることができる。
【００１９】
〔３〕本発明の更に別の観点による電子デバイスは、複数の外部端子と内部回路を有する。前記内部回路は、初期化コマンドに応答して前記外部端子の一つである選択端子からの入力に基いてモード判定を行なうとき判定タイミングの前に前記選択端子の入力インピーダンスを相対的に小さくし、前記モード判定の後に元に戻す。モード判定時に選択端子の入力インピーダンスを小さくすることにより、プルダウン抵抗による電位引き込みの悪影響を回避することができる。
【００２０】
また、前記内部回路は、書き込みコマンドの後に前記外部端子の一つであるデータ端子に供給される書き込みデータのスタートビットを検出するまでの期間に前記データ端子の入力インピーダンスを相対的に小さくし、前記スタートビットの検出後に元に戻す。データ入力系の耐ノイズ性が低い場合もしくは劣化した場合でも、書き込みデータの先頭検出の信頼性を向上させることができる。
【００２１】
【発明の実施の形態】
図１には本発明の一例に係るＭカードが例示される。Ｍカード１は、厚さが１．４ｍｍ、平面寸法が２４ｍｍ×３２ｍｍのカード基板サイズを有し、その端子面には、外部端子として、夫々同一形状で矩形の外部端子としてのコネクタ端子Ｐ０〜Ｐ６が等間隔で７個配置される。コネクタ端子Ｐ０〜Ｐ６はインタフェース部２に接続され、インタフェース部２には消去及び書き込み可能な不揮発性メモリとしてフラッシュメモリ３が接続される。
【００２２】
フラッシュメモリ３の詳細は特に図示はしないが、蓄積電荷量もしくは極性に従って閾値電圧制御されるフローティングゲート型の不揮発性メモリセルを用いた構成、或はソース・ドレイン電極に対して電荷をトラップする位置に応じて情報記憶を行なうＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）等の局在的電荷トラップ型の不揮発性メモリセルを用いた構成を採用することができる。メモリセル１個当りの記憶情報ビット数は１ビットに限定されず、２ビット以上の多値であってもよい。
【００２３】
インタフェース部２は、Ｍカード１のホストインタフェース制御部４、フラッシュメモリインタフェース制御部５、バッファメモリ６、それらを制御する制御部７を有する。制御部７は例えばシングルチップマイクロコンピュータによって構成することができる。ホストインタフェース制御部４とコネクタ端子Ｐ０〜Ｐ６との間には、端子機能にしたがって入力バッファＩＢＵＦ１〜ＩＢＵＦ４、出力バッファＯＢＵＦ１，ＯＢＵＦ２が配置される。入力バッファＩＢＵＦ１、ＩＢＵＦ２の前段にはプルアップ抵抗回路８，９が配置される。
【００２４】
Ｍカード１はＭＭＣモードとＳＰＩ（Serial Peripheral Interface）モードを有する。Ｍカード１はバスを共有することができる。要するに、Ｍカードは一つのＭカードホストに対して多数接続可能にされる。ＭＭＣモードとＳＰＩモードとの相違は外部とのインタフェース仕様と、Ｍカードの選択手法である。
【００２５】
前記外部インタフェース仕様という点において、ＭＭＣモードでは、７個のコネクタ端子Ｐ０〜Ｐ６は、リザーブ端子（オープン又は論理値“１”に固定）ＮＣ、コマンド端子（コマンド入力及び応答信号出力を行う入出力端子）ＣＭＤ、回路の接地電圧（グランド）端子Ｖｓｓ１，Ｖｓｓ２、電源電圧供給端子Ｖｃｃ、クロック入力端子ＣＬＫ、データの入出力端子ＤＡＴとして機能される。ＳＰＩモードでは７個のコネクタ端子Ｐ０〜Ｐ６は、選択端子としてのチップセレクト端子（負論理）ＣＳｂ、データ入力端子（ホスト装置からカードへのデータ及びコマンド入力用）ＤＩ、回路の接地電圧（グランド）端子Ｖｓｓ１，Ｖｓｓ２、電源電圧供給端子Ｖｃｃ、クロック入力端子ＣＬＫ、データ出力端子（メモリカードからホスト装置へのデータ及びステータス出力）ＤＯとして機能される。
【００２６】
前記Ｍカードの選択手法という点において、ＭＭＣモードは複数枚のメモリカードの中からアクセスするカードを選択するのに、カード認識フローの中で夫々のカードに固有の相対アドレス（ＲＣＡ：Relative Card Address）を一枚一枚に割り振っておき、この相対アドレスを指定することでカードを選択する。カード認識は以下の動作で行われる。バスに共通接続された複数のＭカードにＭＭＣモードが指定されているとき、Ｍカードのホスト装置（Ｍカードホスト）からコマンドライン（コマンド端子ＣＭＤが接続する信号線）に所定のコマンドが発行されると、レディー状態のメモリカードは同じタイミングで一斉にカード識別情報（ＣＩＤ：Card Identification Number）を１ビットずつコマンドラインに出力する。コマンドラインはオープンドレインアーキテクチャとなっており、コマンドラインに対する出力は例えばローレベル又は高出力インピーダンスになる。夫々のメモリカードは１ビット出力毎にコマンドラインの状態と自分自身のカード識別情報の対応ビットの値とを比較し、異なる場合はそこでＣＩＤの送信動作を中止してレディ状態に戻る。この結果、最終的にはＣＩＤ値の一番小さな一枚のメモリカードが最後まで自身のＣＩＤ値の送信を完了させることができ、アイデンティフィケーション状態に遷移する。アイデンティフィケーション状態に遷移したメモリカードに対してＲＣＡを設定する。この認識操作を何回も繰返して全てのメモリカードにＲＣＡを設定する。
【００２７】
ＳＰＩモードでは、複数枚のカード夫々に対してチップセレクト信号が前記チップ選択端子ＣＳｂに接続してあり、アクセスしたいカードのチップセレクト信号を選択レベルにアサートしてＭカードを選択すればよい。
【００２８】
ここで、Ｍカードの初期化シーケンスを簡単に説明する。動作電源Ｖｃｃが投入されると、図２に例示されるように、端子Ｐ４（クロック端子ＣＬＫ）からクロック信号を入力し、端子Ｐ１（コマンド端子ＣＭＤ）からコマンドを入力する。初期化コマンドＣＭＤ０が入力されると、その時の端子Ｐ０(端子ＣＳｂ)のレベルがハイレベルであればＭＭＣモードに遷移し、ローレベルであればＳＰＩモードに遷移する。電源投入後であっても、再度初期化コマンドＣＭＤ０が投入されると、その時の端子Ｐ０(端子ＣＳｂ)のレベルに応じてカードモードを変更する事ができる。従って、このＭカードの初期化シーケンス等においてＭカードホストによる端子Ｐ０(端子ＣＳｂ)に対する駆動レベルが、端子Ｐ０(端子ＣＳｂ)の近傍で反転してしまうと、Ｍカードで認識された外部インタフェース仕様と、カードホストが認識するインタフェース仕様とが相違することになり、データ入出力が不可能になる。前記ＭＭＣモードとＳＰＩモードにおける端子機能の相違より明らかな如く、ＭＭＣモードにおいて端子Ｐ１のコマンド・レスポンス入出力端子ＣＭＤはＳＰＩモードにおいてデータ・コマンド入力端子ＤＩとされ、ＭＭＣモードにおいて端子Ｐ６のデータ入出力端子ＤＡＴはＳＰＩモードにおいてデータ・レスポンス出力端子ＤＯとされるからである。
【００２９】
前記プルアップ抵抗回路８は端子ＣＳｂの不安定化要因に対処する。以下この点について詳述する。
【００３０】
図３には前記プルアップ抵抗回路８が例示される。プルアップ抵抗回路８は入力バッファＩＢＵＦ１の前段に配置された例えば１．５ＭΩのプルアップ抵抗１１に並行してに配置された別のプルアップ抵抗１２とこれに直列配置されたｐチャンネル型のスイッチトランジスタ１３により構成される。プルアップ抵抗１２は前記プルアップ抵抗１１よりも抵抗値の小さな例えば５０ｋΩの抵抗値が設定されている。前記１．５ＭΩのプルアップ抵抗１１はその他の入力バッファＩＢＵＦ２〜ＩＢＵＦ４の前段にも配置され、入力停止時の入力状態を安定化するようになっている。したがって、リーク電流による電力消費を極力低減するという観点から高抵抗値が設定されている。
【００３１】
図４にはスイッチトランジスタ１３の制御論理回路１４が例示される。クロック信号ＣＬＫに同期動作するデコーダ２０及びカウンタ２１、アンドゲート２２、ナンドゲート２３から成る。デコーダ２０は初期化コマンドＣＭＤ０の先頭８ビットであるコマンドインデックスを検出することによりその出力２４をハイレベルにする。カウンタ２１はクロックＣＬＫに同期するコマンドのビット入力を計数し、スタートビットを起点に８ビット目からその最終ビットである４８ビット目までその出力２５をハイレベルにする。デコーダ２０の出力２４はカウンタ２１の出力２５がハイレベルからローレベルに変化するのに同期してローレベルに初期化される。
【００３２】
アンドゲート２４はデコーダ２０の出力２４とカウンタ２１の出力２５を２入力とする。ナンドゲート２３にはアンドゲート２２の出力と共に内部信号であるカードモード信号２６の反転信号を入力する。カードモード信号２６はＳＰＩモードでハイレベルにされる。ナンドゲート２３の出力はカードモードがＳＰＩモードでない状態において、初期化コマンドＣＭＤ０のスタートビットを起点に８ビット目からその最終ビットである４８ビット目までの期間にローレベルにされる。この期間に前記スイッチトランジスタ１３がオン状態にされ、プルアップ抵抗の抵抗値は抵抗１２の抵抗値にしたがって小さくされる。
【００３３】
図５には前記制御論理１４を用いたモード判定動作タイミングが例示され、図６にはその動作フローが例示される。Ｍカードの初期化シーケンスを行なうための初期化コマンドＣＭＤ０は、８ビットのコマンドインデックス（ＣＭD０ＩＮＤＥＸ）、３２ビットのアーギュメント、８ビットのＣＲＣ（サイクリック・リダンダンシ・チェック）コードから成る。初期化コマンドＣＭＤ０のコマンドインデックスが検出されることによってプルアップ抵抗は５０ｋΩに切換えられる（▲１▼）。初期化コマンドＣＭＤ０が受付けられる期間Ｔの最後において端子Ｐ０の状態が確認され、それに従って、ＭＭＣモード又はＳＰＩモードが決定される（▲２▼）。この後、プルアップ抵抗は１．５ＭΩに戻される（▲３▼）。
【００３４】
図７にはＭカード１をその互換カードであるＳカード用のＳカードホストで利用するときの状態が示される。Ｓカードの端子機能はＭＭＣモードと同じであり、またＳカードホストには１枚のＳカードは接続可能にされる。Ｓカードホスト３０においてＭカードの端子Ｐ０に対応するチップ選択制御端子３１はその規格により１００ｋΩのプルダウン抵抗３２でプルダウンされる。Ｓカードではチップ選択制御端子３１に接続する端子は内部において５０ｋΩにプルダウンされる。Ｍカード１は前述の如く１．５ＭΩのプルアップ抵抗１１と５０ｋΩのプルアップ抵抗１２を備える。
【００３５】
図８にはＳカードホスト３０によるＭカード１の認識動作が例示される。ここでは、Ｓカードホスト３０はＭカードをＳカードとして認識しようとする。Ｓカードホスト３０はＳカードの認識動作ではＭカード１の端子Ｐ０に接続する端子３１をハイレベルにドライブしようとする。このとき、Ｓカードホスト３０における端子３１のプルダウン抵抗３２は１００ｋΩ、Ｍカードのプルアップ抵抗は１．５ＭΩであるから、Ｍカードの端子Ｐ０（ＣＳｂ）端子近傍の電流はＳカードホスト３０のプルダウン抵抗３２に引き込まれ、Ｍカードの端子Ｐ０側でレベル低下を生ずることになる。要するに、Ｐ０端子はローレベルのままにされる（ｔ０）。ここまでは以前のＭカードと同じである。このとき、Ｓカードホスト３０より初期化コマンドＣＭＤ０が供給されると、回路１４でそのコマンドインデックスを検出するのに応答して、Ｍカード１のプルアップ抵抗を５０ｋΩに切換える。これにより、プルアップ抵抗１２からプルダウン抵抗３２に向けて電流が供給され、プルダウン抵抗３２の電流引き込みによる端子Ｐ０のレベル低下が抑えられ、図８の如く、端子Ｐ０のハイレベルが回復される（ｔ１）。この状態でカード認識動作が行なわれる結果、ＭカードはＭＭＣモードとされ、Ｓカードホスト３０によってＭカードはＳカードとして認識される。要するに、Ｍカードが不所望にＳＰＩモードで認識されてアクセス不能な状態になることが防止される。認識動作後はＭカードのプルアップ抵抗は再度１．５ＭΩに戻され、再び端子Ｐ０はプルダウン抵抗による電流引き込みによりローレベルにされる（ｔ２）。この間、プルアップ抵抗１１によるリーク電流は極めて少なく、低消費電力という点ではＳカードに勝る。認識動作の後、プルアップ抵抗を元の高抵抗に戻す意義が有る。図において端子Ｐ０の波形における破線波形はＳカードホスト３０のドライブ基端側波形を意味している。実線はドライブ終端側波形を意味することになる。参考例として示しているが、Ｓカードホストが端子Ｐ０を全く駆動していない場合にはＳカードホスト３０より初期化コマンドＣＭＤ０が供給されてもＭカードはＳＰＩモードにならざるを得ない。このことは、Ｓカードホスト３０もＭカードの認識機能があればＭカードをＳＰＩモードとして利用可能であることを意味する。尚、図８においてＳＤカードモードとはＳカードのカードモードでありＭカードのＭＭＣモードと同じ動作モードを意味する。
【００３６】
上記Ｍカード１によれば、Ｓカードホスト３０によりＭカードがＳカードとして認識されるとき、ＭカードをＭＭＣモードに設定することができる。図９に例示されるようにカードモードに応じてインタフェース機能が相違されるが、Ｍカード１が不所望にＳＰＩモードで認識されることはないから、Ｓカードホスト３０によってＭカードがアクセス不能な状態になることを防止することができる。認識動作後はＭカードのプルアップ抵抗は再度１．５ＭΩに戻され、プルアップ抵抗１１によるリーク電流は極めて少なく、低消費電力という点ではＳカードに勝る。
【００３７】
図１０にはプルアップ抵抗の段階的な切替えを可能にする例が示される。プルアップ抵抗回路８は、１ｋΩのプルアップ抵抗１２Ａとスイッチトランジスタ１３Ａ、１０ｋΩのプルアップ抵抗１２Ｂとスイッチトランジスタ１３Ｂにより構成される。スイッチトランジスタ１３Ａ，１３Ｂの制御論理回路１４は、スイッチトランジスタ１３Ａ，１３Ｂ毎にナンドゲート２３Ａ，２３Ｂを分け、カウンタ２１の出力２５Ａ，２５Ｂを分離した。出力２５Ａはコマンドのスタートビットを起点に８ビット目から１６ビット目までハイレベルにされ、出力２５Ｂはコマンドのスタートビットを起点に１７ビット目から４８ビット目までハイレベルにされる。
【００３８】
これにより、カードモードがＳＰＩモードでない状態において、初期化コマンドＣＭＤ０のスタートビットを起点に８ビット目から１６ビット目までの期間にはプルアップ抵抗１２Ａが選択され、１７ビット目から４８ビット目までの期間にはプルアップ抵抗１２Ｂが選択される。要するに、小さな抵抗値のプルアップ抵抗１２Ａ，１２Ｂの選択を段階的に行い、段階的な選択はより小さい方の抵抗値を先の選択とする。これにより、端子Ｐ０のハイレベル回復若しくはローレベルからハイレベルへの遷移を高速化することができる。したがって、メモリホストの耐ノイズ性が低かったり、動作速度が許容最速度を超えるような、特殊な場合に対しても、カードモードの判定に必要な端子Ｐ０の信号変化をカードモード判定タイミングまでには余裕を持って終了することを保証できるようになる。要するに、悪条件下でのカードモード判定動作の信頼性を更に高める事ができる。
【００３９】
シミュレーション結果に依れば、Ｍカードの最大動作周波数を２０ＭＨｚと想定した場合、端子Ｐ０の容量を５ｐＦ、プルアップ抵抗１ｋΩのときの端子Ｐ０の立ち上り時間は約１５ナノ秒（ｎｓ）、同じく１０ｋΩで１５０ｎｓ、５０ｋΩで７５０ｎｓである。７５０ｎｓかかるとしても、１５クロックサイクル分であり、初期化コマンドＣＭＤ０が４８クロックサイクルを要することを勘案すれば、図４の一段切替えでタイミング上は余裕が有る。
【００４０】
図１１には前記プルアップ回路９とその制御論理回路が例示される。プルアップ回路９は、特に制限されないが、５０ｋΩのプルアップ抵抗４０とｐチャンネル型スイッチトランジスタ４１の直列回路にて構成される。制御論理回路４３はデコーダ４４とナンドゲート４５により構成される。デコーダ４４はコマンドをデコードし、コマンドＣＭＤ２４を検出することにより信号４６をハイレベルにアサートする。ナンドゲート４５は前記信号４６と、書き込みコマンドＣＭＤ２４の後に入力される書込みデータのスタートビット検出信号４７を反転入力する。スタートビット検出信号４７はスタートビット検出によってハイレベルにアサートされる。
【００４１】
上記より、コマンドＣＭＤ２４を検出してから書き込みデータのスタートビットを検出するまで、データ端子ＤＡＴとされる端子Ｐ６のプルアップ抵抗は１．５ＭΩの高抵抗から５０ｋΩの抵抗４０に切換えられる。低抵抗化されることにより耐ノイズ性が良好になり、書込みデータのスタートビット検出に対する信頼性を向上させることができる。
【００４２】
図１２には書き込み動作タイミングが例示される。期間Ｔｉは、プルアップ抵抗が１．５ＭΩの高抵抗から５０ｋΩの抵抗４０に切換えられる期間とされる。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、選択可能なプルアップ抵抗の抵抗値は５０ｋΩに限定されず適宜変更可能である。図１において図示は省略されているが、図１１の回路は図１の入力バッファＩＢＵＦ３の前段にも配置されている。また、本発明はＭカードだけでなく他の規格のメモリカード、通信カードのような他の電子デバイスにも適用可能である。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４６】
すなわち、入力端子のプルアップ抵抗によって生ずる電力消費を低減することができ、しかも、ホスト装置のプルダウン抵抗との関係による誤動作を生じ難いメモリカード並びに電子デバイスを提供することができる。
【００４７】
Ｓカードホストにてアクセス可能なＭカードとしてのメモリカードを提供することができる。
【図面の簡単な説明】
【図１】本発明の一例に係るＭカードのブロック図である。
【図２】Ｍカードの初期化シーケンスを簡単に示すタイミングチャートである。
【図３】プルアップ抵抗回路を例示する回路図である。
【図４】スイッチトランジスタの制御論理回路を例示する回路図である。
【図５】図４の制御論理を用いたモード判定動作タイミングを例示するタイミングチャートである。
【図６】図４の制御論理を用いたモード判定動作の動作フローである。
【図７】Ｍカードをその互換カードであるＳカード用のＳカードホストで利用するときの状態を示す説明図である。
【図８】ＳカードホストによるＭカードの認識動作を例示するタイミングチャートである。
【図９】カードモードに応じてインタフェース機能が相違される状態を例示する説明図である。
【図１０】プルアップ抵抗の段階的な切替えを可能にする例を示す回路図である。
【図１１】データ端子のプルアップ回路とその制御論理回路を例示する回路図である。
【図１２】図１１の回路を適用した書き込み動作を例示するタイミングチャートである。
【符号の説明】
１ Ｍカード
Ｐ０〜Ｐ６ コネクタ端子
ＣＳｂ チップ選択端子
ＤＡＴ，ＣＭＤ，ＤＩ データ端子
２ インタフェース部
３ フラッシュメモリ
４ ホストインタフェース制御部
５ フラッシュメモリインタフェース制御部
６ バッファメモリ
７ 制御部
ＩＢＵＦ１〜ＩＢＵＦ４ 入力バッファ
ＯＢＵＦ１，ＯＢＵＦ２ 出力バッファ
８，９ プルアップ抵抗回路
１２ プルアップ抵抗
１３ スイッチトランジスタ
１４ 制御論理回路
２０ デコーダ
２１ カウンタ
１２Ａ，１２Ｂ プルアップ抵抗
１３Ａ，１３Ｂ スイッチトランジスタ
４０ プルアップ抵抗
４１ スイッチトランジスタ
４３ 制御論理回路
４４ デコーダ
Claims (5)
- 複数の外部端子と、インタフェース部と、消去及び書込み可能な不揮発性メモリとを有するメモリカードであって、
前記複数の外部端子はプルアップ抵抗に接続される選択端子を含み、
前記インタフェース部は、前記選択端子へ入力される入力レベルに基いてメモリカードのモード判定を行い、
前記インタフェース部は、前記モード判定を行う際に外部から入力される初期化コマンドに応じて前記選択端子のプルアップ抵抗として第１の抵抗値を選択し、前記モード判定の後に前記第１の抵抗値より大きな抵抗値を選択し、
前記第１の抵抗値は、前記メモリカードが装着可能なＳＤカードホストが前記選択端子に対応して有する端子のプルダウン抵抗よりも小さな抵抗値であり、前記選択端子と前記接続端子とが接続された場合に、前記選択端子のレベルは、前記モード判定を行う際にはハイレベルとなり、前記モード判定の後にはローレベルとなることを特徴とするメモリカード。 - 前記インタフェース部は、前記モード判定を行なうとき、前記選択端子のハイレベルに応答して外部とのインタフェースモードを第１動作モードに設定し、前記選択端子のローレベルに応答して外部とのインタフェースモードを第２動作モードに設定することを特徴とする請求項１記載のメモリカード。
- 前記メモリカードはマルチメディアカードの規格に準拠し、前記第１動作モードはＳＰＩモード、前記第２動作モードはＭＭＣモードであることを特徴とする請求項２記載のメモリカード。
- 前記第１の抵抗値の選択を段階的に行い、段階的な選択はより小さい方を先の選択とすることを特徴とする請求項１記載のメモリカード。
- 複数の外部端子と、消去及び書き込み可能な不揮発性記憶手段を備えた内部回路とを有するメモリカードであって、
前記メモリカードは、初期化コマンドに応答して前記外部端子の一つである選択端子から入力される入力レベルに基づいてモード判定を行い、
前記選択端子にはプルアップ抵抗が接続され、
前記内部回路は、前記モード判定の前後に前記プルアップ抵抗を第１の抵抗とし、前記モード判定の際に前記初期化コマンドに応答して前記プルアップ抵抗の抵抗値を前記第１の抵抗値よりも小さな第２の抵抗値とし、
前記第２の抵抗値は、前記メモリカードが装着可能なＳＤカードホストが前記選択端子に対応して有する端子のプルダウン抵抗よりも小さな抵抗値であり、前記選択端子と前記接続端子とが接続された場合に、前記選択端子のレベルは、前記モード判定を行う際にはハイレベルとなり、前記モード判定の後にはローレベルとなることを特徴とするメモリカード。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002350999A JP4152178B2 (ja) | 2002-12-03 | 2002-12-03 | メモリカード及び電子デバイス |
| US10/716,456 US7188265B2 (en) | 2002-12-03 | 2003-11-20 | Method of recognizing a card using a select signal during a determination mode and switching from low to high resistance after the determination |
| TW092133411A TW200417932A (en) | 2002-12-03 | 2003-11-27 | Memory card and electronic device |
| KR1020030086334A KR20040048827A (ko) | 2002-12-03 | 2003-12-01 | 메모리 카드 및 전자 디바이스 |
| US11/703,745 US20070136616A1 (en) | 2002-12-03 | 2007-02-08 | Memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002350999A JP4152178B2 (ja) | 2002-12-03 | 2002-12-03 | メモリカード及び電子デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004185273A JP2004185273A (ja) | 2004-07-02 |
| JP4152178B2 true JP4152178B2 (ja) | 2008-09-17 |
Family
ID=32500754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002350999A Expired - Fee Related JP4152178B2 (ja) | 2002-12-03 | 2002-12-03 | メモリカード及び電子デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7188265B2 (ja) |
| JP (1) | JP4152178B2 (ja) |
| KR (1) | KR20040048827A (ja) |
| TW (1) | TW200417932A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4152178B2 (ja) * | 2002-12-03 | 2008-09-17 | 株式会社ルネサステクノロジ | メモリカード及び電子デバイス |
| JP2004227239A (ja) * | 2003-01-22 | 2004-08-12 | Fujitsu Ltd | 変換装置 |
| TW595786U (en) * | 2003-06-11 | 2004-06-21 | C One Technology Corp | Micro electronic card with a plurality of different communication interfaces |
| JP4676163B2 (ja) * | 2004-04-30 | 2011-04-27 | 株式会社リコー | カードアクセス装置及びそれを搭載する電子機器 |
| JP2006107049A (ja) * | 2004-10-04 | 2006-04-20 | Toshiba Corp | 半導体装置及びその半導体装置を備えたメモリカード |
| US20060083044A1 (en) * | 2004-10-14 | 2006-04-20 | Chen Chi H | MMC memory card with TSOP package |
| KR100746246B1 (ko) * | 2005-03-15 | 2007-08-03 | 삼성전자주식회사 | 전원 선택 스위치를 가지는 메모리 카드 및 그것의 동작방법 |
| KR100725981B1 (ko) | 2005-08-01 | 2007-06-08 | 삼성전자주식회사 | 멀티-인터페이스 컨트롤러, 상기 멀티-인터페이스컨트롤러를 구비하는 메모리 카드, 및 인터페이스 설정방법 |
| JP2007179110A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | コマンド判定制御装置と装置制御方法 |
| US7739487B2 (en) * | 2006-01-17 | 2010-06-15 | Nokia Corporation | Method for booting a host device from an MMC/SD device, a host device bootable from an MMC/SD device and an MMC/SD device method a host device may booted from |
| US8069296B2 (en) * | 2006-01-23 | 2011-11-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device including control means and memory system |
| JP4972965B2 (ja) * | 2006-03-14 | 2012-07-11 | 株式会社ジェイテクト | パワーステアリング装置 |
| KR100764744B1 (ko) * | 2006-07-21 | 2007-10-08 | 삼성전자주식회사 | 호스트의 인터페이스 프로토콜을 판별하는 디바이스 그것을포함하는 아이씨카드 |
| JP2008257506A (ja) * | 2007-04-05 | 2008-10-23 | Renesas Technology Corp | 半導体装置 |
| US8415836B2 (en) * | 2007-08-16 | 2013-04-09 | Renesas Electronics Corporation | Microcomputer system |
| KR101694804B1 (ko) | 2010-08-16 | 2017-01-11 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
| JP5567455B2 (ja) * | 2010-11-24 | 2014-08-06 | 新日本無線株式会社 | 信号入力回路 |
| US9391662B2 (en) * | 2013-04-30 | 2016-07-12 | Samsung Electronics Co., Ltd | Portable electronic device, flip-type cover of the portable electronic device, and method for controlling the flip-type cover |
| US9767045B2 (en) | 2014-08-29 | 2017-09-19 | Memory Technologies Llc | Control for authenticated accesses to a memory device |
| KR102235638B1 (ko) | 2014-09-15 | 2021-04-05 | 삼성디스플레이 주식회사 | 메모리, 이를 포함하는 표시 장치 및 메모리의 기입 방법 |
| US10318179B1 (en) * | 2017-12-27 | 2019-06-11 | Nxp B.V. | Host device to embedded multi-media card device communication |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335417A (en) * | 1978-09-05 | 1982-06-15 | General Electric Company | Heat sink thermal transfer system for zinc oxide varistors |
| AU3328084A (en) * | 1983-10-05 | 1985-04-18 | Johannesburg Construction Corp. Pty. Ltd. | Electrical sequential firing system |
| US5095282A (en) * | 1990-08-23 | 1992-03-10 | Nvision, Inc. | Differential amplifier apparatus |
| US5585741B1 (en) * | 1994-04-22 | 2000-05-02 | Unitrode Corp | Impedance emulator |
| US6038400A (en) * | 1995-09-27 | 2000-03-14 | Linear Technology Corporation | Self-configuring interface circuitry, including circuitry for identifying a protocol used to send signals to the interface circuitry, and circuitry for receiving the signals using the identified protocol |
| DE19610557A1 (de) * | 1996-03-18 | 1997-09-25 | Siemens Ag | Anschaltverfahren und Busanschaltung zum Anschalten einer Baugruppe einer speicherprogrammierbaren Steuerung an einen Bus |
| US5815426A (en) * | 1996-08-13 | 1998-09-29 | Nexcom Technology, Inc. | Adapter for interfacing an insertable/removable digital memory apparatus to a host data part |
| US6168077B1 (en) * | 1998-10-21 | 2001-01-02 | Litronic, Inc. | Apparatus and method of providing a dual mode card and reader |
| US6901457B1 (en) * | 1998-11-04 | 2005-05-31 | Sandisk Corporation | Multiple mode communications system |
| CN1218276C (zh) * | 2000-04-28 | 2005-09-07 | 株式会社日立制作所 | 集成电路卡 |
| JP2002207688A (ja) * | 2001-01-05 | 2002-07-26 | Mitsubishi Electric Corp | コンフィギュレーションアクセスを複数個のセカンダリポートに経路制御するための方法および装置 |
| KR20030087895A (ko) * | 2002-05-09 | 2003-11-15 | 캐리 컴퓨터 이엔지. 컴퍼니 리미티드 | 더블 인터페이스 씨에프 카드 |
| JP4152178B2 (ja) * | 2002-12-03 | 2008-09-17 | 株式会社ルネサステクノロジ | メモリカード及び電子デバイス |
-
2002
- 2002-12-03 JP JP2002350999A patent/JP4152178B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-20 US US10/716,456 patent/US7188265B2/en not_active Expired - Fee Related
- 2003-11-27 TW TW092133411A patent/TW200417932A/zh unknown
- 2003-12-01 KR KR1020030086334A patent/KR20040048827A/ko not_active Application Discontinuation
-
2007
- 2007-02-08 US US11/703,745 patent/US20070136616A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20070136616A1 (en) | 2007-06-14 |
| US20040117553A1 (en) | 2004-06-17 |
| TW200417932A (en) | 2004-09-16 |
| JP2004185273A (ja) | 2004-07-02 |
| KR20040048827A (ko) | 2004-06-10 |
| TWI323423B (ja) | 2010-04-11 |
| US7188265B2 (en) | 2007-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4152178B2 (ja) | メモリカード及び電子デバイス | |
| US11550478B2 (en) | Method for transferring data on a memory card in synchonism with a rise edge and a fall edge of a clock signal | |
| US9880767B2 (en) | Memory system and memory chip | |
| US8593889B2 (en) | Asynchronous/synchronous interface | |
| US20210327871A1 (en) | High voltage protection for high-speed data interface | |
| CN115509952A (zh) | 进行电源管理的方法、记忆装置和其控制器、和电子装置 | |
| JP2004240795A (ja) | 不揮発性記憶装置 | |
| US11334290B2 (en) | Memory storage device and management method thereof | |
| CN115017069B (zh) | 一种电平适配装置、存储系统及供电方法 | |
| CN212229601U (zh) | 固态硬盘及其异常断电保护电路 | |
| JP4004659B2 (ja) | 高耐圧入力インタフェース回路及び半導体集積回路 | |
| CN115910166A (zh) | 锁存器及驱动方法、页缓冲器、存储器装置和存储器系统 | |
| KR20220003841A (ko) | 데이터 스트로브 클럭 출력 회로 | |
| CN113342714A (zh) | 存储器存储装置与其管理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071030 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080701 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |