TW200417932A - Memory card and electronic device - Google Patents

Description

200417932 ⑴ 玖、發明說明 【發明所屬之技術領域】 本發明是有關MultiMediaCardTM之類的記憶卡及電 子裝置。 【先前技術】

MultiMediaCardTM是一種介面簡單且短小輕薄的記憶 卡，其具有7個連接端子作爲外部介面端子，並採用序列 介面（serial interface)，可較 P C卡與硬碟所採用的 ATA(AT Attachment)介面減輕系統主機的負荷，即使是簡 易的系統也能使用（請參考非專利文獻 1 )。而 MUltiMediaCardTM&衍生出另一種記憶卡SD CardTM。除 了後者包含前者的外部端子，前者更包含後者的指令格 式，SD Card主機（以SD Card作爲主要對象的主機裝置） 中，除 了可將 Mu]tiMediaCardTM 當作 SD CardTM 使用， 更能以 MultiMediaCard1^本身的狀態使用。在以下的說 明書中，將 MuitiMediaCardTM簡稱爲 Μ卡，益將 SD CardTM簡稱S卡。 〔非專利文獻1〕 岡田浩人著作，株式會社CQ出版社於1 999年12月 發行的「MultiMediaCard活用法」、介面、第25卷、第 12 號、P124〜131。 (2) (2)200417932 【發明內容】 〔發明欲解決之課題〕 本案發明人已針對SD卡主機可直接利用Μ卡的保證 加以檢討。 據此，乃著眼於由S卡主機利用晶片選擇（C S )端 子來辨識卡片的動作。在S卡的規格中，S卡主機的c S 端子被下拉10kQ，S卡的CS端子則提昇50kQ。S卡主 機在S卡的辨識動作中是將CS端子驅動成高位準（Hi-level )。此時，由 S卡的提升電阻與 S卡主機的下拉電 阻所形成的電流路徑並不會妨礙S卡主機側的高位準驅 動。由降低待命電流的觀點來看，Μ卡之C S端子的提升 電阻有時被設定爲1 .5ΜΩ。當S卡主機對上述Μ卡進行 相同的辨識動作時，由於Μ卡C S端子附近的電流導入S 卡主機的下拉電阻，而使Μ卡C S端子側的位準下降，導 致Μ卡側恐有模式變是錯誤之虞，而這點早爲本案發明 人所洞悉。換言之，就卡片模式（C a r d m 〇 d e )而言，Μ 卡具有MMC模式與SPI模式，且對應不同的卡片模式也 形成不同的卡片選擇方法與端子功能。MMC模式下端子 的功能與S卡相同。關於C S端子的驅動，利用S卡主機 對S卡進行前述辨識動作與Μ卡之MMC模式的設定動作 相同。也就是說，將C S端子驅動至高位準後可將Μ卡設 定成MMC模式。然而實際的狀況卻如前面所述，CS端子 附近的電位因爲S卡主機的下拉電阻而導入CS端子而導 致電位下降，一旦Μ卡的C S端子被判定成驅動至低位準 (3) 200417932 時，則會變遷成SPI模式。 據此，就指令與資料之介面端子的功能 機並無法將Μ卡作爲S卡存取，並且無法泊 下存取Μ卡。 本發明的目的在於：提供一種可降低因 升電阻所產生的電力消耗，且不易因爲與主 電阻間的關係而產生錯誤動作的記憶卡及電 本發明的另一個目的爲：提供一種作爲 取之Μ卡的記憶卡。 本發明的上述兩個目的與其嶄新的特徵 明書中的描述與圖面中淸楚得知。 〔周以解決課題之手段〕 以下，對本案所揭示之發明中的代表例 的說明。 (1 )本發明的記憶卡具有：複數個外 面部、及可抹除與寫入的非揮發性記憶體。 部端子包含連接於提升電陧的選擇端子。前 於根據則述選擇端子的_入來執行記憶卡 際，將判定時間點前之前述選擇端子的提升 小的阻抗値，並於完成前述的模式判定之後 較原先阻抗値更大的數値。 模式判定以外所採用的較大阻抗値，具 擇端子的提升電阻之洩漏電流的作用。雖然 而言，S卡主 ί MMC的模式 輸入端子之提 機裝置之下拉 子裝置。 S卡主機可存 ，可由本案說 槪要進行簡單 部端子、和介 前述複數個外 述的介面部可 的模式判定之 電阻選定成較 ，將其選定成 有降低消耗選 由低消耗電力 (4) (4)200417932 的觀點來看，提升電阻的阻抗値越大越好，但假設將下拉 電阻連接於裝有記憶卡之記憶卡主機的端子時，一旦前述 提升電阻的阻抗値過大，將受到該下拉電阻之電位導入的 影響。在進行模式判斷時藉由降低選擇端子的下拉電阻， 便可避免上述因下拉電阻所產生之電位導入的不良影響。 本發明的具體形態爲：前述記憶卡的模式判定，是在 回覆記憶卡之初始化指令（CMD 0 )的請求後執行。 本發明的具體形態爲：前述介面部，是將執行前述模 式判定時，回應前述選擇端子之高位準後與外部之間介面 模式設定爲第1動作模式，並將回應前述選擇端子之低位 準後與外部之間介面模式設定爲第2動作模式。舉例來 說，當前述記憶卡以MultiMediaCardTM的規格作爲基準 時，前述第1動作模式爲SPI模式，前述第2動作模式則 爲MMC模式。 本發明的具體形態爲：前述低阻抗値的選擇可階段性 地執行，而階段性執行是先選擇較小的阻抗値。在判定時 機前變更選擇端子時，該變化將高速化執行。藉此’可降 低記憶體主機的耐雜訊性，即使在動作速度超過最高速容 許範圍的特殊場合下，也能保證判定卡片模式時’所需之端 子的訊號變化，可以在卡片模式判定時機前充分地完成° 換言之，可進一步提高惡劣環境下之卡片模式判定動作的 可靠性。 本發明的記憶卡中，前述複數個外部端子包含具備提 升電阻的資料端子，前述介面部，可在寫入指令之後至檢 (5) 200417932 測出被供給至前述資料端子之寫入資料的起始位元的 間’選擇較小的阻抗値作爲前述資料端子的提升電阻， 在檢測出HU述起始位元後，選擇較原本阻抗値更大的阻 値。錯此’即使在資料輸入系的耐雜訊性低或者惡化的 態下，也能提高檢測出前段寫入資料信賴性。 (2 )根據本發明其他觀點的記憶卡，具有複數個 部端子、和具備可抹除與寫入之非揮發性記憶手段的內 迴路。前述內部迴路，當根據回覆初始化指令後前述外 端子之其中一個選擇端子的輸入執行模式判定之際，可 判定時機之前降低前述選擇端子之提升電阻的阻抗値， 於前述模式判定之後恢復。藉由在模式判定之際降低選 端子之提升電阻的阻抗値，可避免受到因下拉電阻所引 之電位導入的不良影響。 而前述內部迴路，可在寫入指令之後至檢測出被供 至前述外部端子其中一個資料端子之寫入資料的起始位 的期間，降低前述資料端子之提升電阻的阻抗値，並在 測出前述起始位元後恢復。即使在資料輸入系的耐雜訊 低或者惡化的狀態下，也能提高檢測出前段寫入資料信 性。 (3 )本發明之電子裝置，具有複數個外部端子與 部迴路。前述內部路，當根據回覆初始化指令後前述 部端子之其中一個選擇端子的輸入執行模式判定之際’ 於判定時機之前降低前述選擇端子的輸入阻抗’並於前 模式判定之後恢復。藉由在模式判定之際降低選擇端子 期 並 抗 狀 外 部 部 於 並 擇 發 給 元 檢 性 賴 內 外 可 述 的 (6) (6)200417932 輸入阻抗，可避免受到因下拉電阻所引發之電位導入的不 良影響。 而前述內部迴路，可在寫入指令之後至檢測出被供，铪 至前述外部端子其中一個資料端子之寫入資料的起始位元 的期間，降低前述資料端子的輸入阻抗，並在檢測出前述 起始位元後恢復。即使在資料輸入系的耐雜訊性低或者惡 化的狀態下，也能提高檢測出前段寫入資料信賴性。 【實施方式】 圖1中係顯示本發明之其中一例的Μ卡。Μ卡1具 有厚度1.4mm、平面24mm x32mm的卡片基板尺寸，並在 其端子面上，分別以相等距離配置有7個形狀相同之連接 端子P0〜P6充當矩形的外部端子。連接端子P0〜P6係連 接於介面部2，而介面部2則連接有快閃記憶體3作爲可 抹除與寫入的非揮發性記憶體。 雖然圖面中並未詳細顯示快閃記憶體3，但可採用根 據蓄積電荷量或極性來控制閾値電壓的浮閘型非揮發性記 憶體單元結構、或採用對應源極•汲極捕捉電荷的位置來 執行資訊記憶的 MONOS ( Metal Oxide Nitride Oxide Semiconductor )等局部電荷捕捉型的非揮發性記憶體單 元結構。每一個記億單元的記憶資訊數並不限定爲1的位 元，亦可爲2位元以上的數値。 介面部2具有：Μ卡1的主機介面控制部4、快閃記 憶體介面控制部5、緩衝記憶體6、及控制前述各構件的 *10 (7) (7)200417932 控制部7。舉例來說控制部7可由單晶片微電腦構成。在 主機介面控制部4與連接端子P0〜P6之間，根據端子的功 能配置有數入緩衝器IBUF1〜IBUF4與輸出緩衝器 OBUF1、OBUF2。在輸入緩衝器IBUF1 ' IBUF2的前段位 置，配置有提升電阻迴路8、9。 Μ 卡具有 MMC 模式與 SPI ( Serial Peripheral Interface )模式。Μ卡1可以共有匯流排。也就是說，一 個Μ卡主機可連接數張Μ卡。而MMC模式與SPI模式 間的差異在於：與外部的介面規格、及 Μ卡的選擇方 式。 就前述外部介面規格而言，在Μ M C模式下，7個連 接端子Ρ〇〜Ρ6被分別賦予：預留端子（形成開路或者固定 成理論値1 ) N C ;和指令端于（用來述入指令或輸出回覆 訊號的輸出、入端子）CMD ;和迴路接地電壓端子 V s s 1、V s s 2 ;和電源電壓供應端子V c c ;和頻率輸入端子 CLK ;及資料輸出、入端子的功能。在SPI模式下，7個 連接端子ρ 〇〜Ρ 6則被分別賦予：作爲選擇端子的晶片選擇 端子（負遮冑耳）c s t ;和貪料輸入纟而t (從主機裝置將資 料或指令輸入卡片）DI ;和迴路的接地端子 Vssl、 V s s 2 ;和電源電壓供應端子v c c ;和頻率輸入端子C L K ; 及資料輸出端子（從卡片將資料或指令輸入主機裝置） D Ο的功能。 就前述之Μ卡的選擇方式而言，MMC模式在由複數 張記憶卡中選取存取卡片之際，將卡片辨識過程中各卡片 -11- (8) (8)200417932 固有的相對位址（RCA: Relative Card Address)分割成 一張一張，再藉由指定該相對位址來選擇卡片。卡片的辨 識是依據以下的方式執行。當共同連接於匯流排複數張Μ 卡被指定成MMC模式時，一旦Μ卡的主機裝置對指令線 (連接於指令端子CMD的訊號線）發出預定的指令，形 成就緒狀態的記憶卡，會以每次1位元的方式同時對指令 線輸出卡片辨識資訊 （CID : Card Identification Number )。指令線形成開放汲極，對指令線的輸出形成 譬如低位準或高輸出阻抗。每張記憶卡會對每輸出1位元 時之指令線的狀態與對應本身之卡片識別資訊的位元値進 行比對，一旦比對的結果不同將終止CID的發送並回復 至就緒狀態。這樣一來，CID値最小的那一張卡可在最終 之前完整地完成本身之CID値的傳送，並變遷爲辨識狀 態。可對變遷爲辨識狀態的記憶卡設定RCA。可重複上 述的辨識動作以便對全體記憶卡設定RC A。 在S P I模式下，Μ卡的選擇方式只需針對複數張卡片 分別將晶片選i幸訊谎連接至BU述的晶片選擇端子c s b，並 將欲存取之卡片的晶片選擇訊號判定爲選擇位準即可。 接下來簡單說明Μ卡的初始化順序。一旦投入動作 電源Vcc，則如第2圖所示地，將由端子Ρ4 (頻率端子 CLK)輸入頻率訊5虎’並由ϋ而子P1 (指令端子CMD)輸 入指令。一旦輸入初始化指令CMD0，倘若端子ρ〇 (端子 csb )當時的位準爲高位準時將變遷爲MMC模式，倘若爲 低位準則變遷爲SPI模式。即使在投入電源之後再度輸入 —12 — (9) (9)200417932 初始化指令c M D 0，也能對應該時端子p 〇 (端子c s b )的 位準來變更卡片的模式。據此，倘若在M卡的初始化順 序等過程中’由Μ卡主機對端子po (端子csb)的驅動 位準在端子p 〇 (端子C s b )附近反相的話，將使Μ卡被 辨識的外部介面規格不同於卡片主機所辨識的介面規格， 導致無法輸出、入資料。由MMC模式與SPI模式之端子 功能的差異可淸楚得知，MMC模式下端子ρ 1的指令·回 覆輸出、入端子CMD，在SPI模式下變成資料·指令的 輸入端子DI，MMC模式下端子Ρ6的資料輸出、入端子 D A Τ在S Ρ I模式下則是資料.回覆輸出端子d 0。 前述提升電阻迴路8可針對端子csb之不安定化原因 的進行適當的處置。以下，對於該處置方式進行詳細的說 明。 第3圖係顯示提升電阻迴路8的範例。提升電阻迴路 8是由：與配置在輸入緩衝器IBUF1前段之譬如1.5ΜΩ 的提升電阻1 1形成並排配置的另一個提升電阻I 2 ;及與 提升電阻1 2形成串聯配置的P通道型開關電晶體1 3所構 成。提升電阻〗2的阻抗値被設定成低於前述提升電阻 1 1，譬如5 0k Ω的阻抗値。而前述1 ·5Μ Ω的提升電阻11 則是配置在其他輸入緩衝器IBUF2〜IBUF4的前段，使輸 入狀態於輸入停止時形成安定化。據此，根據極力降低因 洩漏電流所產生之電力耗損的觀點，將前述提升電阻1 1 設定成高阻抗値。 第4圖中係顯示開關電晶體1 3之控制理論迴路1 4的 -13* (10) (10)200417932 範例。控制理論迴路1 4是由與頻率訊號CLK同時作動的 解碼器20、和計數器21、和及閘（AND GATE ) 22、及 負及閘（NAND GATE ) 23所構成。解碼器20可藉由檢 測出初始化指令CMD0前面8位元之指令索引的方式，將 其輸出24形成高位準。計數器21可計算與頻率CLK同 步之指令的位元輸入，並以起始位元作爲起點由第8位元 起至最終位元之第4 8位元間將其輸出2 5形成低位準。在 計數器2 1的輸出2 5由高位準電成低位準的同時，解碼器 2〇的輸出24也被初始化成低位準。 及閘22將解碼器20的輸出24與計數器21的輸出 2 5當作2次輸入。當及閘2 2輸出之際，負及閘2 3也同 時被輸入內部訊號之卡片模式訊號26的反相訊號。卡片 模式訊號26將在SPI模式下形成高位準。當卡片模式在 非SPI模式的狀態中，負及閘23的輸出在以起始位元作 爲起點由第8位元起至最終位元之第4 8位元間將形成低 位準。在這段期間，前述開關電晶體1 3將形成開路 (ON)狀態，且提升阻抗的阻抗値將隨著提升電阻12的 阻抗値降低。 第5圖係顯示採用第4圖之控制理論模式判定動作時 間的範例，第6圖則顯示第5圖的動作流程。用來執行Μ 卡初始化順序的初始化指令CMD 0，是由8位元的指令索 引（CMDO INDEX)、和 32 位元的引數（argument)、和 8 位兀的 CRC ( Cyclic Redundancy Check)碼所構成。藉 由檢測出初始化指令CMD0的指令索引可將提升阻抗切換 一 14- (11) 200417932 成5 Ok Ω (①）。端子Ρ0的狀態將在接收初始化指 CMDG之期間Τ的最後獲得確認，並根據該結果決 MMC模式或者SPI模式（②）。接著，提升阻抗將恢 成 1 ·5Μ Ω (③）。 第7圖係顯示利用相容之S卡用s卡主機存取Μ 時的狀態。S卡的端子功能與MMC模式相同，而S卡 機只能連接1張S卡。S卡主機中對應於Μ卡之端子 的晶片選擇控制端子3 1，其規格被1 0 Ok Ω的下拉電阻 所下拉。S卡中連接於晶片選擇控制端子3 1的端子， 內部被下拉至 501^Ω°Μ卡具備前述1.5ΜΩ的提升電 11與50kQ的下拉電阻12。 第8圖係顯示利用S卡主機辨識Μ卡1的動作。 本圖中，S卡主機3 0是將Μ卡當作S卡辨識。S卡主 3 〇在辨識S卡的動作過程中將連接於Μ卡1之端子Ρ 0 端子3 0驅動成高位準。此時，由於S卡主機3 0之端 31的下拉電阻32爲lOOkD，而Μ卡的提升電阻爲 1.5ΜΩ，故Μ卡之端子Ρ0 ( csb)端子附近的電流被導 S卡主機30的下拉電阻32，而造成Μ卡之端子P0側 位準低落。換言之，Ρ0端子形成原本的低位準（t0 ) 在這個動作之前與Μ卡相同。此時，一旦由S卡主機 供應初始化指令CMD0，便由迴路1 4檢測出該指令索 並加以回覆，而將Μ卡1的提升阻抗切換爲50k Ω。 此，電流可由提升電阻1 2朝下拉電阻3 2供給，可抑止 下拉電阻32的導入電流所造成之端子P0的位準低落， -15 一 令 定 復 卡 主 P0 32 其 阻 在 機 的 子 入 的 〇 30 引 藉 因 並 (12) (12)200417932 如第8圖所示地，使端子P 0回復成高位準（11 )。上述 狀態下所執行的卡片辨識動作結果，Μ卡被選定爲MMC 模式，且Μ卡可被S卡主機30辨識爲S卡。也就是說， 可避免Μ卡被辨識成非期待之SPI狀態而形成無法存取 的情形產生。在完成辨識動作後，Μ卡的提升電阻將再度 回復成1 . 5 Μ Ω，而端子Ρ 〇會因爲下拉電阻所造成的電流 導入再度變成低位準（t2 )。在這段期間，提升電阻Π 所形成的洩漏電流極少，就低耗損電量的觀點來看是優於 S卡。故於辨識動作完成後將提升阻抗回復至原先的高位 準是有其用意的。圖面中端子P 0之曲線處的虛線狀曲 線，爲S卡主機3 0的驅動基端側曲線，而實線的部分則 是驅動終端側的曲線。雖然是當作參考例顯示’但在S卡 主機未完全驅動端子P〇的狀態下，即使由S卡主機3 0提 供初始化指令C M D 0，Μ卡也不得不形成S ΡI模式。這狀 況意味著：倘若S卡主機具有可辨識Μ卡的功能’就有 可能在S ΡI模式下使用IV[卡。此外，第8圖中的S D卡片 模式是指S卡的卡片模式’也就是與Μ卡之MMC模式動 作相同的模式。 根據上述的Μ卡1，當Μ卡被S卡主機3 0辨識成S 卡時，Μ卡可被設定爲MM C模式。如第9圖所示地，雖 然不同的卡片模式具有不同的介面功能，但由於Μ卡不 會被辨識成非期待的SPI模式，故可防止S卡主機30無 法存取Μ卡的情形產生。就辨識動作後Μ卡的提升阻抗 會回復成1 · 5 Μ Ω，且提升電阻1 1所產生之洩漏電流極低 -16 - (13) 200417932 的低耗電觀點來看’ M卡是優於s卡。 第1 0圖係顯示可階段性切換提升阻抗的範 電阻迴路 8是由：IkQ的提升電阻12A與開 13A ;及10kQ的提升電阻12B與開關電晶體 成。開關電晶體1 3 A、1 3 B的控制理論迴路1 4， 閘23A、23B分配至開關電晶體13A、13B，並 21的輸出被分割爲25A、25B。輸出25A是在指 位元起的第 8位元至第1 6位元之間形成高位 25B則是在指令之起始位元起的第1 7位元至第 間形成高位準。 藉此，卡片模式在非SPI模式的狀態下，將 化指令CMD0的起始位元爲起點的第8位元至！ 間選擇提升電阻12A，並於以初始化指令CMD0 元爲起點的第1 7位元至第4 8位元間選擇提升電 也就是可階段性地選擇小阻抗的提升電阻1 2 A 藉由階段性的選擇先選定較小的阻抗。藉此，可 P0由低位準變遷爲高位準、或回復至高位準的 此’即使在記憶體主機的耐雜訊性低落、動作速 速容許範圍的特殊狀態下，也能確保判定卡片時 子P〇的訊號變化，保持一定余裕地再卡片判定 成。也就是說，可進一步提升惡劣條件下之卡片 的可靠性。 依據模擬的結果，假設 Μ卡的最大動 2〇ΜΗζ，當端子Ρ0的容量爲5pF、提升阻抗爲 1例。提升 關電晶體 1 3 B所構 是將負及 .將計數器 令之起始 準，輸出 4 8位元之 於以初始 I 1 6位元 的起始位 :阻 1 2 B 〇 ' 12B ，並 加速端子 速度。據 度超過高 所需之端 時機前完 判定動作 作頻率爲 1 k Ω 時， -17 - (14) (14)200417932 端子P 0的上昇時間爲1 5奈秒（ns )，當容量相同而提升 阻抗爲1 〇 k Ω時的提升時間爲1 5 0 n s，提升阻抗爲5 〇 k Ω 時則爲7 5 0ns。即使提升時間爲7 5 0ns，也只是15個頻率 週期而已，倘若考慮到初始化指令CMD0需要48個頻率 週期的話，在第4圖中所示的一段轉換是具有充裕的時 間。 第1 1圖係顯示前述提升電阻迴路9與其控制理論迴 路的範例。雖然提升電阻迴路9並無特別的限制，但 5 OkQ的提升電阻40與p通道型的開關電晶體41是形成 串聯迴路。控制理論迴路43則是由解碼器44與負及閘 45所構成。解碼器44可對指令進行解碼，並可藉由檢測 出指令CMD24的方式將訊號46判定爲高位準。負及閘 45可反相輸入上述訊號46、及於寫入指令CMD 24之後所 _入的寫入資料的起始位元檢測訊號4 7。起始位元檢測 訊號4 7可藉由起始位元的檢測而判定爲高位準。 根據以上的說明，從檢測指令CMD24起至檢測出寫 入資料的起始位元爲止，被當作資料端子DAT之端子P6 的提升電阻可甶1 . 5 Μ Ω之高阻抗的提升電阻1 1切換成 5 0k Ω的提升電阻40。因爲阻抗的降低將使提高耐雜訊 性’也能進一步提高寫入資料之起始位元的檢測可靠度。 第1 2圖係顯示寫入動作時機的範例。時間Ti是代表 提升電阻由1.5ΜΩ之高阻抗的提升電阻11切換成50kQ 之提升電阻4 0所需的時間。 雖然以上的實施型態是根據本案發明人的發明進行具 -18- (15) (15)200417932 體說明，但本發明卻不侷限於此，只要在不逸脫本案主旨 的範圍內，可以有各種不同的變更。 舉例來說，可供選擇之提升電阻的阻抗値可以做適當 的變更，並不一定要限定爲50kQ。雖然第11圖的迴路 在第1圖中被省略，但該迴路亦可配置在第1圖中輸入緩 衝器IBUF3的前段。此外，本發明所適用的對象並不侷 限於Μ卡，亦可適用於其他種類之記憶卡、通訊卡等的 電子裝置。 〔發明效果〕 根據本案發明中的代表性實施例所獲得的效果，簡單 說明如下。 換言之，本案可提供一種：可降低因輸入端子之提升 電阻所造成的電力耗損，並且不會因爲與主機裝置之下拉 電阻間的關係而形成錯誤動作的記憶卡和電子裝置。 提供一種記憶卡，是一種S卡主機可存取的Μ卡。 【圖式簡單說明】 第1圖：本發明其中一例之Μ卡的方塊圖。 第2圖：簡單顯示Μ卡初始化順序的計時圖。 第3圖：提升電阻迴路的範例廻路圖。 第4圖：開關電晶體之控制理論迴路的範例迴路圖。 第5圖：採用第4圖之控制理論模式判定動作時間的 範例計時圖。 -19 - (16) (16)200417932 第6圖：採用第4圖控制理論模式來進行判定動作的 動作流程。 第7圖：Μ卡利用與其相容之S卡用S卡主機時的狀 態說明圖。 第8圖：顯示利用S卡主機判讀Μ卡之動作的範例 計時圖。 第9圖：對應卡片種類形成不同介面機能狀態的說明 圖。 第1 0圖：可階段性切換提升電阻的範例迴路圖。 第1 1圖：資料端子之提升迴路與其控制理論迴路的 範例迴路圖 第1 2圖：適用於第1 1圖所示迴路之寫入動作的範例 計時圖。 〔圖號說明〕 1 : Μ 卡（MultiMediaCardTM) P0〜P6 :連接端子 CSb :晶片選擇端子 D A T、C M D、DI :資料端子 2 :介面部 3 :快閃記憶體 4 :主機介面控制部 5 :快閃記憶體介面控制部 6 :緩衝記憶體 -20- (17) (17)200417932 7 :控制部 IBUF1〜BUF4 :輸入緩衝器 OBUF1、OBUF2 :輸出緩衝器 8、9 :提升電阻迴路 1 2 :提升電阻 1 3 :開關電晶體 1 4 :控制理論（c ο n t r ο 1 t h e 〇 r y )迴路 20 :解碼器 21 :計數器 ]2A、12B:提升電阻 1 3 A、1 3 B :開關電晶體 40 :提升電阻 4 1 :開關電晶體 4 3 :控制理論迴路 44 :解碼器 -21 -

Claims (1)

1. 200417932 ⑴ 拾、申請專利範圍 1 · 一種記憶卡，是具有複數個外部端子、和介面部、 及可抹除與寫入之非揮發性記憶體的記憶卡，其特徵爲： 前述複數個外部端子，包含連接於提升電阻的選擇端 子； 則述的介面部’可在根據前述選擇端子的輸入來執行 記憶卡的模式判定之前，將前述選擇端子的提升電阻選定 成較小的阻抗値，並於前述的模式判定之後，將其選定成 較原先阻抗値更大的數値。 2 ·如申請專利範圍第1項所述之記憶卡，其中前述記 憶卡的模式判定，是在回覆記憶卡之初始化指令的請求後 進行。 3 ·如申請專利範圍第1項所述之記憶卡，其中前述的 介面部，是將執行前述模式判定時，回應前述選擇端子之 高位準後與外部之間的介面模式設定爲第】動作模式，並 將回應前述選擇端子之低位準後與外部之間的介面模式設 定爲第2動作模式。 4 .如申請專利範圍第3項所述之記憶卡，其中前述記 憶卡是以MultiMediaCardTM的規格作爲基準’前述第1 動作模式爲SPI模式，前述第2動作模式則爲MMC模 式。 5 .如申請專利範圍第1項所述之記憶卡，其中前述低 阻抗値的選擇可階段性地執行，並藉由階段性選擇的方式 先選擇較小的阻抗値。 _ 22 - (2) 200417932 6 .如申請專利範圍第1項所述之記憶卡，其中前 數個外部端子包含具備提升電阻的資料端子； 前述介面部，可在寫入指令之後至檢測出被供給 述資料端子之寫入資料的起始位元爲止的期間，選擇 的阻抗値作爲前述資料端子的提升電阻，並在檢測出 起始位元後，選擇較原本阻抗値更大的阻抗値。 7 · —種記憶卡，具有複數個外部端子、和具備可 與寫入之非揮發性記憶手段的內部迴路； 前述內部迴路，當根據回覆初始化指令後前述外 子之其中一個選擇端子的輸入執行模式判定之際，可 定時機之前降低前述選擇端子之提升電阻的阻抗値， 前述模式判定之後恢復成原阻抗値。 8 . —種記憶卡，具有複數個外部端子、和具備可 與寫入之非揮發性記憶手段的內部迴路； 前述內部迴路，可在寫入指令之後至檢測出被供 前述外部端子其中一個資料端子之寫入資料的起始位 止的期間，降低前述資料端子之提升電阻的阻抗値， 檢測出前述起始位元之後成原阻抗値。 9 . 一種電子裝置，是具有複數個外部端子與內部 的電子裝置，其特徵爲： 前述內部迴路，當回覆初始化指令後根據前述外 子之其中一個選擇端子的輸入來執行模式判定之際， 判定時機之前降低前述選擇端子的輸入阻抗，並於前 式判定之後恢復成原阻抗値。 述複 至前 較小 前述 抹除 部端 於判 並於 抹除 給至 元爲 並在 迴路 部端 可於 述模 -23 - (3) 200417932 1 0 . —種電子裝置，是具有複數個外部端子與內部迴 路的電子裝置’其特徵爲： 前述內部迴路，可在寫入指令之後至檢測出被供給至 前述外部端子其中一個資料端子之寫入資料的起始位元爲 止的期間，降低前述資料端子的輸入阻抗，並在檢測出前 述起始位元之後恢復成原阻抗値。 -24 -