JPH02235292A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、とくに高速動作を目的
とするＢｉＣＭＯＳメモリに関する．〔従来の技術〕 従来のＢｉＣＭＯＳスタティックＲＡＭのメモリセルと
書き込み回路は，アイ・エス・エス・シー・シー（１９
８７年）第１３２頁から１３３頁に記載されている． 第２図を用いて、従来のＢｉＣＭＯＳスタティックＲＡ
Ｍの書き込み後の読み出し動作について簡単に説明する
． 第２図において、ＰＭＯＳトランジスタ９，１２はゲー
トに負の電源電圧が印加される負荷ＭＯＳトランジスタ
，ＰＭＯＳトランジスタ１０．１１は，書き込み時に，
非導通状態となる負荷ＭＯＳトランジスタである．１０
７は正の電源端子、１０８は負の電源端子，１１１はワ
ード線、１１２は、書き込み時に１０．１１を非導通と
するための信号端子、１０９，１１０はデータ線、１１
５，１１６はコモンデータ線、１１３はデータ線を選択
するデコード信号の印加される端子、１１４は１１３と
相補な信号の印加される端子である．１３はメモリセル
，ＰＭＯＳトランジスタ１　５．１　６は読み出し時に
データ線１０９，１１０の高電位信号をコモンデータ線
１１５，１１６に出力するトランスファＭｏＳトランジ
スタ、ＮＭＯＳトランジスタ１４．１７は、書き込み時
にコモンデータ線１１５，１１６の低電位をデータ線１
０９，１１０に伝達するためのトランスファＭＯＳトラ
ンジスタである． メモリセルに情報を書き込む場合、端子１１２，１１４
は高レベル，１１５あるいは１１６は低レベルの電位と
する．１１２を高レベルとすることで，負荷ＭＯＳＬ０
．１１は非導通状態となる．負荷ＭＯＳ９．１２は非選
択力ラムのデータ線の電位が，メモリセルに流れる読み
出し電流で、負の電源電位まで下がらないようデータ線
の電位を保つためのもので，ゲート幅は１０．１１に比
らべ小さい．書き込み時は、この負荷ＭＯＳ９，１２だ
けが導通状態なので，トランスファＭＯＳｌ４あるいは
１７を通して，正の電源端子１０７から、負の電源端子
１０８へ流れる電流は、十分小さく抑えて，データ線１
０９あるいは、１１０の電位を負の電源電位近《まで下
げ、メモリセルに情報と書き込むことができる． 書き込み状態から読み出し状態にもどるとき，ほぼ負の
電源電位となっているデータ線を充電して正の電源電位
にもどさなければならないが、これは主に、端子１１２
を負の電源電位とし，負荷ＭＯＳＩ０，１１を導通状態
とすることで行なう．書き込み後、高速に情報を読み出
すためには、このデータ線の充電を高速にする必要があ
るのは言うまでもないが，充電の時定数は、負荷ＭＯＳ
９　．１０あるいは１１．１２の導通状態の抵抗とデー
タ線の容量で決まり、充電を高速化するには、負荷ＭＯ
Ｓを大きくするか、データ線の容量を減らすことが必要
となる． ところが，データ線の容量を回路的に減らすことは難し
く，また負荷ＭＯＳ９，１０，１１，１２の素子サイズ
を大きくして抵抗を小さくすると、読み出し時のデータ
線の電位差も小さくなり、メモリセル情報の検出が困難
となる． つまり，読み出し時には、負荷ＭＯＳの抵抗がメモリセ
ルの読み出し電流で、検出可能な電位差を生ずる程度，
大きく、書き込みから読み出しに移る時だけ、データ線
負荷の抵抗が小さくなるような工夫が必要である． 上に述べたような特性を実現する．一方法として例えば
第５図の回路が出願前に本願発明者等により検討された
． 第５図において２２．２４は，書き込みから読み出しに
状態が変化するときのみ導通状態となる充電回路である
．端子１２１，１２２は書き込みから読み出しに状態が
変化するとき，低レベルの信号を印加する制御端芋であ
る．他の素子，端子は第２図と同様なので説明は省略す
る．第５図の回路は、書き込みから読み出しに状態が変
化するときだけ導通するＰＭＯＳ２２．２４で，高速な
データ線の充電と、検出可能な読み出し時のデータ線の
電位差を両立させているが，充電回路２２．２４はもち
ろん，バイポーラトランジスタ、ＳＢＤ等の素子で構成
されていてもかまわない． しかしながら，第５図の回路のように別途，ｉｉｔき込
み後の充電回路を設けるということは、充電回路の接合
容量，配線容量がデータ線に付加されることであり，す
なわち，読み出し時のデータ腺での遅延時間を増大させ
ることに他ならない．読み出し時のデータ線での遅延を
増大させないためには，読み出しに必要な回路以外に充
電回路を付加することは，避けなければならない．デー
タ線に読み出し時必要な回路以外を付加することなく，
書き込み後のデータ線の充電を高速化するために，従来
は、データ線の容量を減らしていた．すなわち，１本の
データ纏に接続されるメモリセル数を減らすようマット
の分割数を大きくしていた． しかしながら、マットの分割数を大きくすると周辺のデ
コーダ回路の占有面積，消費電力が大きくなると言う問
題が本願発明者の検討により明らかとされた． 【発明が解決しようとする課題〕 上記で説明したように従来のＢｉＣＭＯＳスタティック
ＲＡＭの書き込み系の回路では、読み出し時のデータ線
での遅延時間を増大することなく、書き込み後の読み出
し時間ライト・リカバリ時間を短縮しようとすると，マ
ットの分割数が多くなり，周辺回路の占有面積が大きく
なるという問題があった． 本発明の目的は、マットの分割数を増すことなく，また
読み出し時のデータ線での遅延を増すことなく，ライト
・リカバリ時間を短縮する回路を提供することにある． 〔課題を解決するための手段ゴ 上記目的のマット分割数を増すことなく、また、読み出
し時にデータ線での遅延時間を増すことなく、ライト・
リカバリ時間の短縮を達成するために、書き込み状態か
ら読み出し状態に変化するとき、データ線負荷ＰＭＯＳ
のゲート電圧を負の電源電圧以下に又は書き込み用のト
ランスファＮＭＯＳのゲート電圧を正の電源電圧以上に
昇圧し，書き込み時に負の電源電位にまで下がったデー
タ線の電位を高速に、読み出し状態の電位にまで充電す
る． 〔作用〕 書き込みから読み出しに状態が変化する時のみデータ線
負荷ＭＯＳのゲート電位を負の電源電圧以下に、又は書
き込み用トランスファＮＭＯＳのゲート電位を正の電源
電位以上にすることで、接合容量、配線容量は、読み出
し時と変えずに、負荷ＭＯＳの抵抗値だけを小さくし、
高速なデータ線の充電を可能としている． 〔実施例〕 第１図，第３図，第４図を用いて本発明を詳細第１図に
おいて，端子１００は正の電源端子、１０１は負の電源
端子、１０５は負荷ＭＯＳ２．３を書き込み時，非導通
状態とするための制御端子．１０２，１０３はデータ線
、１０４はワード線である．８はメモリセル、ＰＭＯＳ
Ｉ，４は、書き込みから読み出しに状態が変化するとき
のみ一時的に、ゲート電位が負の電源電位より下がる負
荷ＭＯＳ，抵抗６，ダイオード７はＰＭＯＳＩ，４のゲ
ート電位をＤＣ的に設定するための素子，５はブースト
容量である． 第３図を用いて，書き込み後のデータ線の充電について
説明する．比較のために、従来回路の第２図と本発明の
１実施例の第１図の各部の電位を示している．第３図に
おいて、１０５，１１２が高レベルになっている最初の
状態が書き込みの状態であり、データ線１０３，１１０
の電位は低レベルとなる．１０５，１１２の電位を高レ
ベルから低レベルとすることで、書き込み状態から読み
出し状態となる．同時に、書き込み用のトランスファＭ
ＯＳ１７が非導通状態となる．第１−図には書き込みト
ランスファＭＯＳは示していないが、第２図と同様書き
込み用のトランスファＮＭＯ　Ｓが非導通となる．本発
明においては、１０５の電位が高レベルから低レベルに
変化する時、ブースト容量５を通して１０６の電位が負
の電ｉ１１Ｋ電位以下に下がる．抵抗６は十分大きく設
定して、データ線の充電が終わるまで，負荷ＭＯＳＩ，
４のゲート電位が，負の電源電位以下に保たれるように
する．ダイオード７は、読み出しから書き込みに状態が
変化するとき，１０６の電位が正のｍ源ｔｍ位にあがり
、負荷ＭＯＳが全て非導通状態となり、メモリセルの読
み出し電流で非選択力ラムのデータ線の電位が下がるこ
とを防いでいる．時間が１〜３ｎｓの間、１０６の電位
は−５〜−８Ｖに保たれており、１０３の電位は、１１
０の電位より高速に読み出し電位にもどっている．第４
図は第３図の破線部分を拡大したものである．同じ−５
０Ｖの電位にもどるのに、この場合１０３の方が１１０
より約１５％高速である．データ線の充電完了後は、１
０６の電位が上がり，負荷ＭＯＳの抵抗が大きくなって
検出できる程度のデータ線電位の振幅が得られるように
なる．第６図は、本発明の別の一実施例を示したもので
ある． １２５，１２６はそれぞれ正；負の電源端子，１２７は
列選択信号の入力される端子、１２８，１２９は書き込
みトランスファＮＭＯＳ３４，３７のゲート端子．１３
０，１３１はデータ線，１３２はワード線、１３３，１
３４は書き込み用あるいは書き込み読み出し兼用のコモ
ンデータ線を示している．２５は，列選択回路，２６は
ＰＭＯＳトランジスタ．２７，３１，３２．３４，３７
はＮＭＯＳトランジスタ、２８．２９は抵抗，３０はマ
ルチェミツタのバイポーラトランジスタ、３３．３６は
ブースト容量、３５はメモリセルを示している． 書き込み時は、１２７に低レベルの信号が加わり、１２
８，１２９は高レベルとなる．メモリセルへの書き込み
は導通状態となっているトランスファＭＯＳ３４、ある
いは３７を通して．コモンデータ線１３３，１３４の低
電位がデータ線１３０あるいは１３１に伝わり、メモリ
セル３５に情報が書き込まれる． 書き込みから読み出しに状態が変化するとき、低電位の
コモンデータ線１３３あるいは１３４が高電位に変化す
る．このとき、ブースト容意３３あるいは３６を通して
、１２８あるいは１２９が正の電源電圧以上に昇圧され
る．このとき、２８，２９の抵抗値は、データ線の充電
が終了するまで１２８．１２９が電源電圧以上に保たれ
るように設定する．バイポーラトランジスタ３０は、１
２８，１２９の電位が電ｉ！ＩＸ電圧以上に昇圧されて
も、１２８．１２９の電位を下げる働きはないので，抵
抗２８．２９と容ｊｉ３３，３６の時定数で決まる時間
．１２８，１２９を正の電源電圧以上に保つことができ
る． 書き込みから読み出しに状態が変化する時、１２８，１
２９の一方が正の電源電圧より昇圧されることで、ＮＭ
ＯＳトランスファＭＯＳ３４、あるいは３７は、ソース
電位、この場合、データ線の電位１３０あるいは１３１
の電位が正の電源電位となっても導通状態であり．コモ
ンデータ線１３３あるいは１３４からデータ線１３０，
１３１に，データ線の充電が完了するまで電荷を供給す
ることが可能である．すなわち，従来は正の電源電圧し
か，トランスファＭＯＳには印加されていなかったため
に、データ線の充電には十分寄与していなかった．第２
図のＮＭＯＳトランジスタ１４．１７を、活用すること
が可能となり、特別なデータ線，充電回路を設けること
なく．書き込み後の読み出し時間、ライトリカバリ時間
を短縮できる．データ線を充電後抵抗２８．２９でゲー
ト電位を下げることで３４、あるいは３７を非導通とし
，読み出し時には，書き込みコモンデータ線の影響がな
いようにしている． 第１図，第６図の実施例では．ブースト容量でＰＭＯＳ
Ｉ，４のゲート電位を降圧、ＮＭＯＳ３４，３７のゲー
ト電位を昇圧後、抵抗６，２８．２９で放電を行なって
いるが、別途ＭＯＳトランジス・タを設けてそのゲート
電位を制御してももちろんかまわない． 〔発明の効果〕 以上、実施例により説明したように．本発明によれば，
データ線に読み出し時必要な回路以外を付加することな
く、またマットの分割数を増すこともなく、書き込み後
のデータ線の充電を高速化でき、ライト・リカバリ時間
を短縮できる．

【図面の簡単な説明】

第１図は本発明の一実施例、第２図は、従来のデータ線
負荷、メモリセル，１１Ｆき込みトランスファＭＯＳの
図、第３，第４図は、第１図の回路の各部の動作波形、
第５図は，出願前に発明者により検討されたライト・リ
カバリ高速化の回路例，第６図は本発明の他の実施例で
ある． １，２，３，４，９．１０，１１，１２．１５，１８．
１８．１９，２０．２１，２２．２４．２６・・・ＰＭ
Ｏ．Ｓトランジスタ，１４，１７，２７，３１，３２，
３４．３７・・・ＮＭＯＳトランジスタ、６，２８．２
９・・・抵抗、５，３３．３６・・・容量、７・・・ダ
イオード．８，１３，２３．３５・・・メモリセル、２
５・・・列選択回路、３０・・・マルチェミツタＮＰＮ
バイボーラトランジスタ、１００，１０７，１１７，１
２５・・・正の電源端子、１０１，１０８，１１８，１
２６・・・負の電源端子、１０４，１１１，１２０，１
３２・・・ワード線％　１０２，１０３，１０９，１１
０，１２３，１２４，１３０，１３１・・・データ線、
１１５，１１６，１３３，１３４・・・コモンデータ線
、１０６，１２８，１２９・・・一時的に降圧，昇圧さ
れるゲート端子、１０５，１１２，１１３，１１４，１
２１，１２２，１２７・・・制御第２図 第　３　図 箒５図 １１７　　　　　　　　　　　１ノ７ 早ｈＩ２ｌ 轡間 包旬 Ｌ．　　　　　　　　＋４ｊ一

Claims (1)

1. 【特許請求の範囲】 １、スタティックＲＡＭにおいて、読み出しに必要な回
   路以外をデータ線に付加せずに、書き込みから読み出し
   に状態が変化する時のみ、データ線の時定数を一時的に
   小さくし、書き込み後のデータ線の充電時間を短縮する
   ことを特徴とする半導体集積回路。 ２、データ線に接続される負荷ＭＯＳトランジスタ、ト
   ランスファＭＯＳトランジスタのゲート電位を一時的に
   電源電圧よりも降圧あるいは昇圧することで、データ線
   の時定数を書き込みから読み出しに変わるときのみ小さ
   くすることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路。 ３、ブースト容量と、ダイオードあるいはＢｉＣＭＯＳ
   回路を用いることで、負荷ＭＯＳトランジスタ、あるい
   は書き込みトランスファＭＯＳのゲート電位を、書き込
   みから読み出しに変化するとき、電位が変化する信号を
   使って一時的に、降圧あるいは昇圧することを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路。