JPS6043585B2

JPS6043585B2 - 半導体集積回路

Info

Publication number: JPS6043585B2
Application number: JP52154818A
Authority: JP
Inventors: 充坂本; 俊男和田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-12-21
Filing date: 1977-12-21
Publication date: 1985-09-28
Also published as: JPS5486239A

Description

【発明の詳細な説明】本発明は、ＭＯＳ電界効果トランジスタで以つて形成
される半導体集積回路装置に関するものである。

ＭＯＳ電界効果トランジスタで以つて形成される半導
体集積回路装置の技術進歩は顕著であり、この技術のす
う勢は、半導体基体表面の微細加工技術の開発と、該集
積回路装置の回路構成の開発の二方向にある。

特にＭＯＳ電界効果トランジスタを利用して構成される
記憶容量素子に於いては、電子計算機からの要求から、
集積度の向上、１ペレット上に構成される記憶容量の増
加、並びにペレットサイズの縮少化が最重要技術課題と
なつている。斯くなるＭＯＳ電界効果トランジスタの構
成による情報記憶素子に於いては、一般に多数の情報蓄
積部（以下これをセル部と称す）を有し、且つ、当セル
部の同定のためのアドレス信号の発生回路を有するもの
である。そして斯くなるセル部のアドレス同定法は、行
列方式によるマッピング方法を利用するものである。以
下簡単のため当アドレス信号発生回路部をデコーダと名
称する。従来該デコーダ部の回路構成で、その作動（ダ
イナミックかスタティック）方法によらず一般によく使
われるのは、外部からの入力アドレスで構成するＮＯＲ
回路部とラッチ回路部の直列接続された形のものである
。かかるデコーダ回路に於いては、一般に確実なデコー
ディングと高いデ・コーディング信号電圧が得られるこ
とが好ましい。本発明の目的はかかる条件を十分に満
足し、且つそのデコーディング確定速度が従来のものに
比し速くなつてＭＯＳ電界効果トランジスタを使用ゝし
てなるデコーダ回路を提供せんとするものである。

本発明による半導体集積回路は駆動部と負荷部とを接続
し、該接続部から論理出力を得る論理部を有し、この論
理出力をデプレション型電界効果トランジスタを介して
ラッチ部におけるソース又はドレインが駆動電位に接続
される入力電界効果トランジスタのゲートに印加し、こ
の入力電界効果トランジスタのドレイン又はソースとゲ
ートとの間に静電容量が存在するようにし、この静電容
量によつてゲートの電位をドレイン又はソース部の電位
の増大に呼応して増大せしめるようにしたことを特徴と
する。すなわち、本発明に於いては、先述した外部アド
レス信号で決定されるＮＯＲ回路信号を直接先述したラ
ッチ回路の１負荷側ＭＯＳ電界効果トランジスタのゲー
ト電極に結線せず、１個のデイプレツシヨン型ＭＯＳ電
界効果トランジスタを介在させて結線する回路構成をと
る。以下実施例で以つて、本発明の詳細な説明を行う。

ここでは簡単のためＰ型半導体基体表面に形成されたＮ
チャンネルＭＯＳ電界効果トランジスタの場合だけにつ
いて行う。しかし、Ｎ型半導体基体表面に形成されたＰ
チャンネルＭＯＳ電界効果トランジスタで構成する回路
の場合も同様となることに予め言及しておく。又、以下
特別但し書きのない限り使用するＭＯＳ電界効果トラン
ジスタはエンハンスメント型のものとする。第１図は、
本発明回路の１実施例でＭＯＳメモＩ月Ｃのデコーダ回
路部を示し、第２図は第１図の該デコーダ部回路のタイ
ミングチャートを示すものである。又、この第２図では
該第１図回路をダイナミック動作させたものである。第
１図に示す如く、ＮチャンネルＭＯＳ電界効．果トラン
ジスタ９１〜９８，１０１によつて構成されるＮＯＲ回
路部１０は、外部アドレス信号Ａｉ（１＝１・・・ｒ）
をゲート電極で受けるＭＯＳ電界効果トランジスタ９１
〜９ｒを並列に配して形成し、該ＮＯＲ回路１０の負荷
側トランジスタ１０１のゲート入力信号をＰ１とする。

かくして構成されたＮＯＲ回路１０の結節点Ｎ１をデイ
プレツシヨン型のＭＯＳ電界効果トランジスタ１０２の
１電極（ソース又はドレイン電極）に結線し、該ＭＯＳ
電界効果トランジスタ１０２の他電極（ドレイン又はソ
ーストランジスタ１０３〜１０６で構成されたフリップ
フロップ型ラッチ回路部２０の１負荷側ＭＯＳ電界効果
トランジスタ１０３のゲート電極に接続され、この接続
点を節点Ｎ２とする。このトランジスタ１０２のゲート
信号をＴＡｌとする。斯くして該ＮＯＲ回路部２０の結
節点Ｎ１は回路上可変抵抗体と等価なＭＯＳ電界効果ト
ランジスタ１０２を通してフリップフロップ構成のラッ
チ回路２０に接続される。次に該フリップフロップ構成
のラッチ回路２０ではＭＯＳ電界効果トランジスタ１０
３のソース側をＭＯＳ電界効果トランジスタ１０４のド
レイン電極と節点Ｎ３で接続すると共に該ソース側電極
、すなわち）この節点Ｎ３を該ＭＯＳ電界効果トランジ
スタ１０４と相対したＭＯＳ電界効果トランジスタ１０
５のゲート電極に結線し、且つデコーダとしての出力電
極ＷＤに接続する。ＭＯＳ電界効果トランジスタ１０４
のゲート電極は、先述したＭＯＳ電界・効果トランジス
タ１０３に相対するＭＯＳ電界効果トランジスタ１０６
のソース電極と節点Ｎ４で結線し、且つ当ＭＯＳ電界効
果トランジスタ１０６のソース電極を先述したＭＯＳ電
界効果トランジスタ１０５のドレイン電極に接続する。
この時″の相対したＭＯＳ電界効果トランジスタ１０３
，１０６のドレイン電極はそれぞれ信号ＴＡ２及び一定
電圧Ｖ。Ｄが印加され、且つ該トランジスタ１０６のゲ
ート電極に印加される信号をＰ２とする。又、第１図に
示した結節点Ｎ２及びＮ３間にコンデンサＣＰを介在さ
せ、該コンデンサＣＰの容量カップリングにより、Ｎ３
結節点の電位上昇に伴うＮ２結節点の電位上昇を可能と
する。この容量ＣＰは独自に設けたものでも、あるいは
トランジスタ１０３のゲート拡散部の寄生容量を利用し
ても良い。この時、本発明に於いては、ＮＯＲ回路１０
側の結節点Ｎ１とラッチ回路２０側の結節点Ｎ２をデイ
プレツシヨン型ＭＯＳ電界効果トランジスタ１０２を介
し接続し、結節点Ｎ３電位の上昇即ち結節点Ｎ２電位の
上昇時にタイミングを合せて該ＭＯＳ電界効果トランジ
スタ部のゲート電極ＴＡｌ信号を接地電位にし該デイプ
レツシヨン型ＭＯＳ電界ゆ果トランジスタを高抵抗状態
にしている。かくして結節点Ｎ２とＮ３間のコンデンサ
ＣＰを介する容量カップリングを容易ならしめる。次に
本実施例の作動方法に関し、より詳細に説明する。

はじめ時間ｔ１乃至Ｔ２において第１図のＰ１ゲート、
Ｐ２ゲート並びにＴＡｌゲートに第２図の同記号で示す
クロック信号で＋Ｖ値を与えると共にアドレス信号Ａｌ
，Ａ２・・・・・・Ａｒは全て０Ｖとする。又、この時
信号ＴＡ２の電位も０Ｖとする。斯くしてＭＯＳ電界効
果トランジスタ１０１，１０２，１０６を導通状態にし
結節点Ｎｌ，Ｎ２，Ｎ４をチャージアップする。次に時
間Ｔ２乃至Ｔ３の期間クロック信号Ｐｌ，Ｐ２，ＴＡｌ
を０ＶにしＭＯＳ電界効果トランジスタ１０１，１０６
を不導通状態に、デイプレツシヨン型ＭＯＳ電界効果ト
ランジスタ１０２を高抵抗状態にする。このとき、アド
レス信号Ａｌ，Ａ２・・Ｎを入力し全アドレス信号が０
Ｖである場合を除きＮＯＲ回路１０の結節点Ｎ１及びＮ
２にたまつた電荷を全て放出する。斯くしてＮＯＲ回路
１０への結節点Ｎ２の電位は接地電位となり、これ等に
接続されたゲート部を有するＭＯＳ電界効果トランジス
タ１０３は不導通状態となり、出力ＷＤはａ″で示すよ
うに低レベルである。これに対し全てアドレス信号Ａ１
〜Ａｒが０Ｖである場合、すなわち、このＮＯＲ回路が
選択されたとき結節点Ｎ２だけは、初めにＭＯＳ電界効
果トランジスタ１０１を通してチャージアップした電位
に保たれている。この期間Ｔ２−Ｔ３においてクロック
信号Ｐｌ，Ｐ２等の０Ｖへの電圧降下とほぼ同時に立ち
上がる信号ＴＡ２により唯一導通状態となつているＭＯ
Ｓ電界効果トランジスタ１０３を通し結節点Ｎ３の電位
を上昇させる。この時、コンデンサＣＰを通した容量カ
ップリングによりＮ２の電位も上昇し、節点Ｎ３の最大
電位はＴＡ２信号の最大電位と同じ値となり、出力ＷＤ
はａ″″に示ような高レベルとなる。斯くの如きブート
ストラップ構成に於いて本発明では、結節点Ｎｌ，Ｎ２
間にデイプレツシヨン型ＭＯＳ電界効果トランジスタを
介在させているため、ＴＡｌ信号を接地電位にすること
で該部分を高抵抗状態に容易に行うことができ、該ブー
トストラップを効率よく行うことができる。かくして、
第２図にａ″で示した出力信号ＷＤが得られる。又、本
発明の如く第１図に示す結節点Ｎｌ，Ｎ２間にデイプレ
ツシヨン型ＭＯＳ電界効果トランジスタを介在させるこ
とで、クロック信号ＴＡｌ電圧によるＭＯＳ電界効果ト
ランジスタ１０２の低抵抗化をより容易にする即ち、１
０２Ｍ０Ｓ電界効果トランジスタをエンハンスメント型
で使用するときより、大くの電流を流すことが可能であ
る。この結果、結節点Ｎ２へのチャージアップに要する
時間をより短縮する。又、該ＭＯＳ電界効果トランジス
タ１０２をエンハンスメント型で使用する時、一般にク
ロック信号ＴＡｌは正値の二水準電位を有するものとな
る。斯くなるクロック発生では、一般に接地電圧と正値
電圧の二水準電位を有するクロック発生の場合に比し、
そのクロック発生回路上から考えて、生じたクロックの
立ち下がり時間の遅滞が非常に大きく、デコーダ回路の
スピード遅れの一要因となる。かくなる問題点も、本発
明のデイプレツシヨン型ＭＯＳ電界効果トランジスタの
採用により取り除かれる。最後に本発明は何もデコーダ
回路だけに限ることなく、例えばトランスファトランジ
スタを有するブートストラップ回路に於いても有効とな
ることに言及しておく。

【図面の簡単な説明】

第１図は本発明の１実施例を示す回路図、第２図は第１
図の本発明実施例のクロック・タイミングチャートであ
る。１０１・・・プレチャージ用ＭＯＳ電界効果トランジス
タ、１０２・・・トランスファ用ＭＯＳ電界効果トラン
ジスタ、１０３・・・ラッチ回路負荷側ＭＯＳ電界効果
トランジスタ１、１０４・・・ラッチ回路駆動側ＭＯＳ
電界効果トランジスタ１、１０５・・・ラｊツチ回路駆
動側ＭＯＳ電界効果トランジスタ２、１０６・・・ラッ
チ回路負荷側ＭＯＳ電界効果トランジスタ２、Ａｌ，Ａ
２，Ａ３・・・ｋ・・・アドレス信号、Ｐ１・・・プレ
チャージ用ゲート信号、Ｐ２・・・ラッチ回路接続側ゲ
ート信号、ＴＡｌ・・・トランスフ・アゲート信号、Ｔ
Ａ２・・・ラッチ回路信号電極、Ｖｄｄ・・・電源電圧
、ＷＤ・・・出力電極、ＣＰ・・・カップリング用コン
デンサ、Ｎ１・・・ＮＯＲ回路部結節点、Ｎ２・・・ト
ランスファトランジスタ部結節点、Ｎ３，Ｎ４・・・ラ
ッチ回路部結節点。

Claims

【特許請求の範囲】

１駆動部と負荷を接続し、該接続部から論理出力を得
る論理部と、第１および第２の接続点でゲートおよびド
レイン又はソースが交差接続されソース又はドレインが
共通に基準電位に接続された第１および第２のトランジ
スタと、該第１の接続点に接続された出力端子と、該第
２の接続点に接続されたプリチヤージ手段と、該第１の
接続点にソースおよびドレインの一方が接続された第３
のトランジスタと、該第３のトランジスタのゲートと該
接続部との間に接続されたデイプレツシヨン型の第４の
トランジスタと、該第４のトランジスタのゲートと該第
１の接続点に存在する静電容量と、該第１のトランジス
タのゲートに第１のタイミング信号を供給する手段と、
該第３のトランジスタのソースおよびドレインの他方に
該第１のタイミング信号とは位相の異なる第２のタイミ
ング信号を供給する手段とを有することを特徴とする半
導体集積回路。