TWI711040B - 用來在記憶裝置中進行電源管理的方法、記憶裝置及其控制器、以及電子裝置 - Google Patents

用來在記憶裝置中進行電源管理的方法、記憶裝置及其控制器、以及電子裝置 Download PDF

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Abstract

本發明提供一種用來在一記憶裝置中進行電源管理的方法、相關的記憶裝置及其控制器、以及相關的電子裝置。該記憶裝置包含一非揮發性記憶體，且該非揮發性記憶體包含至少一非揮發性記憶體元件。該方法可包含：在該記憶裝置的一初始化階段，偵測一主裝置是否支援對應於一第一通訊協定的通訊；以及在偵測到該主裝置支援對應於該第一通訊協定的通訊前，控制該記憶裝置中之一實體層電路保持在電源關閉狀態以節省電源，其中該實體層電路支援對應於該第一通訊協定的通訊。

Description

用來在記憶裝置中進行電源管理的方法、記憶裝置及其控制器、以及電子裝置
本發明係關於記憶體控制，尤指一種用來在一記憶裝置中進行電源管理的方法、相關的記憶裝置及其控制器、以及相關的電子裝置。
近年來由於記憶體的技術不斷地發展，各種可攜式或非可攜式記憶裝置（例如：分別符合SD/MMC、CF、MS以及XD標準之記憶卡；又例如：分別符合UFS以及eMMC標準之嵌入式（embedded）記憶裝置）被廣泛地實施於諸多應用中。因此，這些記憶裝置中之記憶體的存取控制遂成為相當熱門的議題。
以常用的NAND型快閃記憶體而言，其主要可區分為單階細胞（single level cell, SLC）與多階細胞（multiple level cell, MLC）兩大類之快閃記憶體。單階細胞快閃記憶體中之每個被當作記憶細胞（memory cell）的電晶體只有兩種電荷值，分別用來表示邏輯值0與邏輯值1。另外，多階細胞快閃記憶體中之每個被當作記憶細胞的電晶體的儲存能力可被充分利用，其採用較高的電壓來驅動，以透過不同的電壓位準在一個電晶體中記錄至少兩組位元資訊（諸如00、01、11、10）；理論上，多階細胞快閃記憶體的記錄密度可以達到單階細胞快閃記憶體的記錄密度之至少兩倍，這對於NAND型快閃記憶體之相關產業而言，是非常好的消息。
相較於單階細胞快閃記憶體，由於多階細胞快閃記憶體之價格較便宜，並且在有限的空間裡可提供較大的容量，故多階細胞快閃記憶體很快地成為市面上之記憶裝置競相採用的主流。然而，多階細胞快閃記憶體的不穩定性所導致的問題也一一浮現。為了確保記憶裝置對快閃記憶體之存取控制能符合相關規範，快閃記憶體的控制器通常備有某些管理機制以妥善地管理資料之存取。
依據相關技術，有了這些管理機制的記憶裝置還是有不足之處。例如：記憶裝置諸如符合安全數位（Secure Digital，簡稱「SD」）標準的記憶卡可稱為「SD記憶卡」，基於具備六位元SD介面的架構，SD記憶卡的最大傳輸效率可達到每秒104 MB（megabyte；百萬位元組），而當儲存容量隨著記憶體技術的進步變得越來越大，這樣的傳輸效率似乎就變得不夠用了。雖然相關技術嘗試去修正這個問題，例如藉由不同的介面來實施，但也因而引入其他的問題。因此，需要一種新穎的方法及相關架構，以在沒有副作用或較不可能帶來副作用之狀況下解決相關技術的問題。
本發明之一目的在於提供一種用來在一記憶裝置（例如快捷安全數位（SD Express，可簡稱「快捷SD」）記憶卡等）中進行電源管理的方法以及設備（apparatus），例如在一初始化階段的期間以相關偵測作輔助，以解決上述之問題。
本發明至少一實施例提供一種用來在一記憶裝置中進行電源管理的方法。該記憶裝置可包含一非揮發性記憶體（non-volatile memory, NV memory），且該非揮發性記憶體可包含至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件）。該方法可包含：在該記憶裝置的一初始化階段的期間，偵測一主裝置是否支援對應於一第一通訊協定（communications protocol）的通訊；以及在偵測到該主裝置支援對應於該第一通訊協定的通訊前，控制該記憶裝置中之一實體層（physical layer, PHY）電路保持在一電源關閉狀態以節省電源，其中該實體層電路支援對應於該第一通訊協定的通訊。
除了上述方法外，本發明亦提供一種記憶裝置，且該記憶裝置包含一非揮發性記憶體以及一控制器。該非揮發性記憶體係用來儲存資訊，其中該非揮發性記憶體可包含至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件）。該控制器係耦接至該非揮發性記憶體，且該控制器係用來控制該記憶裝置之操作。另外，該控制器包含一處理電路，其中該處理電路係用來依據來自一主裝置之複數個主裝置指令控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體，且該控制器另包含一傳輸介面電路，其中該傳輸介面電路係耦接至該處理電路，並用來為該記憶裝置對該主裝置進行通訊。舉例來說，在該記憶裝置的一初始化階段的期間，該控制器偵測該主裝置是否支援對應於一第一通訊協定的通訊。在偵測到該主裝置支援對應於該第一通訊協定的通訊前，該控制器控制該傳輸介面電路中之一實體層電路保持在一電源關閉狀態以節省電源，其中該實體層電路支援對應於該第一通訊協定的通訊。
依據某些實施例，本發明亦提供相關之電子裝置。該電子裝置可包含上述記憶裝置，且可另包含：該主裝置，耦接至該記憶裝置。該主裝置可包含：至少一處理器，用來控制該主裝置之操作；以及一電源供應電路，耦接至該至少一處理器，用來提供電源給該至少一處理器以及該記憶裝置。另外，該記憶裝置可提供儲存空間給該主裝置。
除了上述方法外，本發明亦提供一種記憶裝置的控制器，其中該記憶裝置包含該控制器以及一非揮發性記憶體。該非揮發性記憶體可包含至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件）。另外，該控制器包含一處理電路，其中該處理電路係用來依據來自一主裝置之複數個主裝置指令控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體，且該控制器另包含一傳輸介面電路，其中該傳輸介面電路係耦接至該處理電路，並用來為該記憶裝置對該主裝置進行通訊。舉例來說，在該記憶裝置的一初始化階段的期間，該控制器偵測該主裝置是否支援對應於一第一通訊協定的通訊。在偵測到該主裝置支援對應於該第一通訊協定的通訊前，該控制器控制該傳輸介面電路中之一實體層（physical layer, PHY）電路保持在一電源關閉狀態以節省電源，其中該實體層電路支援對應於該第一通訊協定的通訊。
本發明所提出之方法以及相關設備能確保該記憶裝置能在各種狀況下妥善地操作。舉例來說，該方法提供用於電源管理的多個控制方案；上述相關設備例如：該控制器、該記憶裝置、該電子裝置等。另外，在一初始化階段的期間以相關偵測作輔助，該控制器（例如其內的電源開啟控制電路）可選擇性地開啟或關閉該控制器中之一或多個對應的電源開關，且該電子裝置以及該記憶裝置不會產生不必要的耗電問題。
第1圖為依據本發明一實施例之電子裝置10的示意圖，其中電子裝置10可包含一主裝置50以及一記憶裝置100。主裝置50可包含至少一處理器（例如一或多個處理器），其可統稱為處理器52，且可另包含耦接至處理器52之一電源供應電路54。處理器52係用來控制主裝置50的操作，而電源供應電路54係用來提供電源給處理器52以及記憶裝置100，並且輸出一或多個驅動電壓至記憶裝置100。記憶裝置100可用來提供儲存空間給主裝置50，並且從主裝置50取得該一或多個驅動電壓以作為記憶裝置100的電源。主裝置50的例子可包含（但不限於）：多功能行動電話（multifunctional mobile phone）、可穿戴裝置（wearable device）、平板電腦（tablet）以及個人電腦（personal computer）諸如桌上型電腦與膝上型電腦。記憶裝置100的例子可包含（但不限於）：可攜式記憶裝置（諸如符合SD/MMC、CF、MS、XD或UFS標準之一記憶卡）、固態硬碟（solid state drive, SSD）以及分別符合UFS以及eMMC標準之各種嵌入式（embedded）記憶裝置。依據本實施例，記憶裝置100可包含一控制器諸如記憶體控制器110，且可另包含一非揮發性記憶體（non-volatile memory, NV memory）120，其中該控制器係用來存取（access）非揮發性記憶體120，且非揮發性記憶體120係用來儲存資訊。非揮發性記憶體120可包含至少一非揮發性記憶體元件（NV memory element）（例如一或多個非揮發性記憶體元件），諸如複數個非揮發性記憶體元件122-1、122-2、…以及122-N，其中符號「N」可代表大於一的正整數。例如：非揮發性記憶體120可為一快閃記憶體（flash memory），而非揮發性記憶體元件122-1、122-2、…以及122-N可為複數個快閃記憶體晶片（Flash memory chip）或複數個快閃記憶體裸晶（Flash memory die），但本發明不限於此。
如第1圖所示，記憶體控制器110可包含一處理電路諸如微處理器112、一儲存單元諸如唯讀記憶體（read only memory, ROM）112M、一控制邏輯電路114、一隨機存取記憶體（random access memory, RAM）116以及一傳輸介面電路118，其中以上元件可透過匯流排互相耦接。隨機存取記憶體116可實施成靜態隨機存取記憶體（Static RAM, SRAM），但本發明不限於此。隨機存取記憶體116可用來提供內部儲存空間給記憶體控制器110，例如，隨機存取記憶體116可用來作為一緩衝記憶體以緩衝資料。另外，本實施例之唯讀記憶體112M係用來儲存一程式碼112C，而微處理器112係用來執行程式碼112C以控制非揮發性記憶體120的存取。請注意，在某些例子中，程式碼112C可被儲存在隨機存取記憶體116或任一種記憶體中。另外，在控制邏輯電路114中之一資料保護電路（未繪示）可保護資料及／或進行錯誤修正，而傳輸介面電路118可符合一特定通訊標準（例如串列高級技術附件（Serial Advanced Technology Attachment, SATA）標準、通用序列匯流排（Universal Serial Bus, USB）標準、快捷外設互聯（Peripheral Component Interconnect Express，簡稱「PCIe」）標準、嵌入式多媒體記憶卡（embedded Multi Media Card, eMMC）標準、或通用快閃記憶體儲存（Universal Flash Storage, UFS）標準），且可依據該特定通訊標準進行通訊，例如，為記憶裝置100對主裝置50進行通訊。
具體來說，傳輸介面電路118可符合一較新的通訊標準（例如SD 7.0標準等），其可著重於較高速之通訊且可與多種通訊標準（例如PCIe標準以及SD 6.0標準等）相容，亦即傳輸介面電路118可與這些通訊標準相容。傳輸介面電路118可包含支援對應於一第一通訊協定（例如PCIe通訊協定）的通訊的一實體層（physical layer, PHY）電路118Y（例如一PCIe實體層電路），且可另包含一電源管理（power management, PM）電路118M以進行電源管理來控制實體層電路118Y的電源。例如，主裝置50可支援對應於該第一通訊協定的通訊，並且傳輸介面電路118可透過實體層電路118Y對主裝置50進行通訊。又例如，主裝置50可支援對應於一第二通訊協定（而不是該第一通訊協定）的通訊，並且傳輸介面電路118可在不使用實體層電路118Y的狀況下對主裝置50進行通訊。另外，電源管理電路118M可進行電源管理；尤其，在記憶裝置100的一初始化階段的期間，於對應的驅動電壓輸入端子對記憶裝置100的至少一驅動電壓進行電壓偵測，以選擇性地開啟或關閉記憶體控制器110中的一或多個電源開關。例如，記憶體控制器110可分別在不同的狀況下透過該一或多個電源開關來開啟或關閉實體層電路118Y的電源。如此一來，不必要的電源消耗可予以避免。
在本實施例中，主裝置50可傳輸主裝置指令以及對應的邏輯位址至記憶體控制器110以存取記憶裝置100。記憶體控制器110接收該些主裝置指令以及該些邏輯位址，並將該些主裝置指令轉譯為記憶體操作指令（簡稱為操作指令），並另以該些操作指令來控制非揮發性記憶體120對具有非揮發性記憶體120中之實體位址的記憶單元（例如資料頁）進行讀取、寫入／編程等，其中該些實體位址對應於該些邏輯位址。當記憶體控制器110對該複數個非揮發性記憶體元件122-1、122-2、…以及122-N中的任一非揮發性記憶體元件122-n（「n」可為於區間[1, n]內的任一正整數）進行一抹除操作，非揮發性記憶體元件122-n之多個區塊的至少一區塊會被抹除，其中該些區塊的每一區塊可包含多個頁（例如資料頁），且一存取操作（例如讀取或寫入）可對一或多個頁進行。
第2圖為依據本發明一實施例之一種用來在一記憶裝置（諸如上述之記憶裝置）中進行電源管理的設備的示意圖。記憶裝置200（例如快捷SD記憶卡）、記憶體控制器210（例如快捷SD記憶卡控制器）、核心處理單元（core processing unit）212（例如核心處理電路）、非揮發性記憶體控制器214、靜態隨機存取記憶體216、傳輸介面電路218、以及電源管理電路218M能分別作為記憶裝置100、記憶體控制器110、微處理器112、控制邏輯電路114、隨機存取記憶體116、傳輸介面電路118、以及電源管理電路118M的例子，但本發明不限於此。記憶體控制器210可包含相關電路諸如直接記憶體存取（direct memory access, DMA）控制器、類比電路等。傳輸介面電路218可包含子電路諸如調節器（regulator）221與222、電源開關電路223（其可包含該一或多個電源開關）、PCIe實體層電路224、電壓偵測電路225、電源開啟控制電路226、PCIe與快捷非揮發性記憶體（NV Memory Express，簡稱「NVMe」）控制器227、以及SD介面邏輯電路228，並且可為記憶裝置200透過記憶裝置200之至少一部分的端子與主裝置50互動。傳輸介面電路218（例如其內的該些子電路）可耦接至記憶裝置200的某些介面端子，其中傳輸介面電路218以及相關端子可符合多個標準諸如不同世代的標準（例如SD 6.0標準以及SD 7.0標準）。例如，記憶裝置200的該些端子可包含驅動電壓輸入端子{VDD1, VDD2, VDD3}以及對應於較新通訊標準（例如SD 7.0標準等）的通訊端子{DAT0(REFCLK+), DAT1(REFCLK-), DAT2(CLKREQ#), DAT3(PERST#), CLK, CMD, …}等。由於傳輸介面電路218以及上述相關端子可符合多個標準諸如不同世代的標準，故前四個通訊端子可具有各自的主要名稱與次要名稱，其可於需要時被用來指稱對應至某一世代的標準之端子名稱。為便於理解，於記憶裝置200的該些端子上的訊號可分別用與這些端子相同名稱的斜體字來標示。舉例來說，驅動電壓輸入端子{VDD1, VDD2, VDD3}可分別用來接收來自主裝置50的一組驅動電壓{VDD1, VDD2, VDD3 }諸如{3.3V, 1.8V, 1.2V}。另外，前四個通訊端子的主要名稱{DAT0, DAT1, DAT2, DAT3}以及驅動電壓輸入端子{VDD1, VDD2, VDD3}的名稱可指出這些端子與SD標準相容，而前四個通訊端子的次要名稱{REFCLK+, REFCLK-, CLKREQ#, PERST#}可指出對應於PCIe通訊協定的通訊之各自的用途（例如，用於記憶裝置200之PCIe介面的同步之參考時脈差動對{REFCLK+, REFCLK-}、用於請求參考時脈的參考時脈請求CLKREQ#、以及用於重置記憶裝置200的重置訊號PERST#），但本發明不限於此。依據本實施例，一組調節器諸如調節器221與222可調節該組驅動電壓{VDD1, VDD2, VDD3 }中之一或多者以產生電源給一或多個其他電路（例如PCIe實體層電路224），諸如分別用於PCIe實體層電路224之數位電源域（digital power domain）與類比電源域（analog power domain）的電源（例如「數位電源」以及「類比電源」）。電源開關電路223可透過該一或多個電源開關來控制PCIe實體層電路224的電源，其中在電源被電源開關電路223開啟後，PCIe實體層電路224可進行對應於PCIe通訊協定的通訊之實體層操作。藉助電壓偵測電路225所進行的電壓偵測，電源開啟控制電路226可自動地透過電源開關電路223來控制PCIe實體層電路224的電源，例如，不需要依賴記憶體控制器210的一內部時脈源，其中該內部時脈源可預設為保持關閉，而不會妨礙此架構中關於自動地控制PCIe實體層電路224的電源之自動控制機制。PCIe與NVMe控制器227可於需要時進行對應於PCIe通訊協定以及NVMe通訊協定中之任一者的通訊，並且SD介面邏輯電路228可於需要時進行對應於SD標準的各種版本中之任一者的通訊及／或介面聯繫。基於第2圖所示之架構，記憶體控制器210（例如傳輸介面電路218）能依據該些通訊標準中之任一者進行通訊，尤其是，能在需要時依據SD 6.0標準進行通訊並且能在需要時依據SD 7.0標準進行通訊。
依據某些實施例，由於驅動PCIe實體層電路224所需要的電源可能改變，第2圖中之相關架構與佈線（wiring）可予以變化。電源開關電路223可直接或間接地（例如透過一或多個調節器）耦接至驅動電壓輸入端子{VDD1, VDD2, VDD3}的至少一部分（例如一部分或全部），並且在電源開關電路223與驅動電壓輸入端子{VDD1, VDD2, VDD3}的上述至少一部分之間的調節器的數量可予以變化。舉例來說，調節器221可調節驅動電壓VDD1 （例如3.3 V）以產生電源作為用於該數位電源域的電源（例如「數位電源」），並且調節器222可調節驅動電壓VDD2 （例如1.8 V）以產生電源作為用於該類比電源域的電源（例如「類比電源」）。依據某些實施例，電壓偵測電路225可耦接至驅動電壓輸入端子{VDD2, VDD3}中的一或多者。舉例來說，電壓偵測電路225可對對應於驅動電壓輸入端子{VDD2, VDD3}中的一特定驅動電壓輸入端子VDDx（例如VDD2或VDD3）的一特定驅動電壓VDDx （例如VDD2 或VDD3 ）進行電壓偵測，其中電壓偵測電路225可耦接至特定驅動電壓輸入端子VDDx（例如VDD2或VDD3）。
第3圖為依據本發明一實施例之一種用來在一記憶裝置中進行電源管理的方法的工作流程300，其中該方法可應用於該控制器（例如記憶體控制器110與210）、該記憶裝置（例如記憶裝置100與200）、以及設置有該記憶裝置的一電子裝置（例如電子裝置10）。
於步驟S10中，在記憶裝置100（例如記憶裝置200）的該初始化階段的期間，記憶體控制器110（例如記憶體控制器210）可偵測主裝置50是否支援對應於該第一通訊協定（例如PCIe通訊協定）的通訊。
於步驟S12中，在偵測到主裝置50支援對應於該第一通訊協定的通訊前，記憶體控制器110（例如記憶體控制器210）可控制實體層電路118Y（例如PCIe實體層電路224）保持在電源關閉狀態以節省電源，其中實體層電路118Y支援對應於該第一通訊協定的通訊。
於步驟S14中，記憶體控制器110（例如記憶體控制器210）可檢查主裝置50是否支援對應於該第一通訊協定的通訊。當主裝置50支援對應於該第一通訊協定的通訊時，進入步驟S16；否則，進入步驟S18。
於步驟S16中，當偵測到主裝置50支援對應於該第一通訊協定的通訊時，記憶體控制器110（例如記憶體控制器210）可控制實體層電路118Y（例如PCIe實體層電路224）進入一電源開啟狀態，以供透過實體層電路118Y進行對應於該第一通訊協定的通訊，以容許主裝置50存取記憶裝置100（例如記憶裝置200）。
於步驟S18中，當偵測到主裝置50不支援對應於該第一通訊協定的通訊時，記憶體控制器110（例如記憶體控制器210）可在不使用實體層電路118Y（例如PCIe實體層電路224）的狀況下進行對應於另一通訊協定的通訊，以容許主裝置50存取記憶裝置100（例如記憶裝置200）。
為便於理解，該方法可用工作流程300來說明，但本發明不限於此。依據某些實施例，於工作流程300中的一或多個步驟可被新增、刪除或修改。
依據本實施例，電源管理電路118M（例如電源管理電路218M）可依據該方法進行電源管理。主裝置50可輸出該組驅動電壓{VDD1, VDD2, VDD3 }（例如{3.3V, 1.8V, 1.2V}）至記憶裝置100（例如記憶裝置200）。尤其，電源開關電路223可耦接於該組驅動電壓中的至少一驅動電壓（例如一或多個驅動電壓）與實體層電路118Y（諸如PCIe實體層電路224）之間，其中控制實體層電路118Y保持在電源關閉狀態可透過電源開關電路223來進行。例如，前述之至少一驅動電壓可包含一或多個驅動電壓，諸如VDD1 （例如3.3 V）或{VDD1, VDD2 }（例如{3.3V, 1.8V}），電源開關電路223可包含耦接至該一或多個驅動電壓的多個電源開關，並且該些電源開關可分別控制實體層電路118Y（諸如PCIe實體層電路224）的數位電源域以及類比電源域的電源。
在該初始化階段中，該組驅動電壓中的一第一驅動電壓諸如驅動電壓VDD1 通常可在特定驅動電壓VDDx （例如VDD2 或VDD3 ）被從一接地電壓位準（例如0 V）拉至一第二電壓位準（例如1.8 V或1.2 V）前被從該接地電壓位準（例如0 V）拉至一第一電壓位準（例如3.3 V）。依據特定驅動電壓VDDx ，記憶體控制器110（例如記憶體控制器210）可偵測主裝置50是否支援對應於該第一通訊協定的通訊。尤其，電壓偵測電路225可對特定驅動電壓VDDx 進行電壓偵測以產生一偵測訊號，並且電源開啟控制電路226可依據該偵測訊號監控（monitor）來自主裝置50之一特定訊號（例如DAT3(PERST#) ）的一邏輯狀態以產生對應於該邏輯狀態的一電源控制訊號CTRL，以供控制實體層電路118Y諸如PCIe實體層電路224的電源，其中該特定訊號可透過記憶裝置200之對應的通訊端子DAT3(PERST#)被記憶裝置200接收，並且電源控制訊號CTRL可指出主裝置50是否支援對應於該第一通訊協定的通訊。另外，電源開啟電路226可包含一單一位元（one-bit）儲存電路（例如一暫存器或一正反器），其可用來儲存對應於該邏輯狀態的單一位元資訊。電源開啟控制電路226可依據該偵測訊號將該單一位元資訊儲存至該單一位元儲存電路以產生該電源控制訊號CTRL。舉例來說，該偵測訊號可被輸入至該單一位元儲存電路之一時脈端子CK（例如，該偵測訊號可用來作為該單一位元儲存電路的一時脈訊號），並且該電源控制訊號CTRL可為該單一位元儲存電路的一輸出訊號。此外，電源開啟控制電路226可反轉（invert）該特定訊號以產生該特定訊號的一反向訊號，並且透過監控該反向訊號之一對應的邏輯狀態來監控該特定訊號的該邏輯狀態，其中該對應的邏輯狀態可被儲存作為該單一位元資訊。舉例來說，該偵測訊號的一邊緣（edge）可指出該特定驅動電壓VDDx 的轉變（transition）。在某些實施例中，由於在一正常操作階段中該特定驅動電壓VDDx 可能沒有進一步的轉變，因此在記憶裝置100（例如記憶裝置200）的該正常操作階段的期間該偵測訊號可以沒有後續的邊緣出現。
依據某些實施例，欲藉由電源開關電路223控制（例如選擇性地開啟或關閉）的電源可基於該方法之不同控制方案來改變，例如，取決於欲供應給PCIe實體層電路224之電源的需求。基於第2圖所示之架構，此省電設計能應用於該快捷SD記憶卡的初始化階段，其中該快捷SD記憶卡可為基於SD 7.0標準之記憶卡（例如一微小的（tiny）記憶卡）。請注意，具備六位元SD介面的一SD卡的最大傳輸率可達到每秒104 MB。相較於此，傳輸介面電路118（例如傳輸介面電路218）能被設計來進行對應於PCIe通訊協定的通訊，以容許記憶裝置100（例如記憶裝置200）在維持對SD介面的相容性的同時，其最大傳輸率可達到每秒985 MB。如此一來，不論一主裝置（例如主裝置50）是否支援該較新的通訊標準（例如SD 7.0標準），本發明之方法及相關設備（例如該控制器諸如記憶體控制器110與210）能確保該記憶裝置（例如記憶裝置100與200）能在各種狀況下妥善地操作。
關於實施一新世代的SD卡，第1至2圖中之任一者所示之架構均適合用來進行電源管理以達到省電的目標。尤其，PCIe實體層電路224能依據針對PCIe實體層的需求進行PCIe通訊操作，但是PCIe實體層電路224可能會相當耗電。電源開關電路223（例如該些電源開關）能預設為保持關閉；當記憶裝置200操作在SD介面模式時，PCIe實體層電路224不會耗電。另外，PCIe實體層電路224所需要的電源的電壓位準可取決於製造該記憶體控制器的製程及／或相關智慧財產權模組的各種狀況。不論選用哪一種製程以及不論該些相關智慧財產權模組的狀況是否改變，本發明的方法及相關設備能達到極度省電的目標。
依據某些實施例，當該快捷SD記憶卡插入錯誤的插槽，諸如一SD 4.0（UHS2）主裝置之對應的插槽，雖然此SD 4.0主裝置預設可供應驅動電壓VDD2 ，電源開關電路223（例如耦接至驅動電壓輸入端子VDD2的電源開關）在預設情況下能避免PCIe實體層電路224藉由驅動電壓VDD2 上電，這是因為電源開關電路223（例如該些電源開關）預設為保持關閉。
第4圖繪示第2圖所示裝置於本發明一實施例中的某些實施細節。舉例來說，電源開啟控制電路226可包含一暫存器或一正反器420（其具有輸入端子D、輸出端子Q、時脈端子CK、以及重置端子R），且可包含耦接於端子DAT3(PERST#)與輸入端子D之間的一反向器410以供將訊號DAT3(PERST#) 反向，且可另包含一轉換電路405（其在本實施例中可稱為電源開啟重置電路），其中輸出端子Q係耦接至電源開啟電路223之至少一控制端子（例如其內的該些電源開關的控制端子）。當記憶裝置200在一開始以驅動電壓VDD1 （例如3.3 V）上電，驅動電壓VDD1 可用來重置正反器420，舉例來說，透過對應於驅動電壓VDD1 之一重置訊號RESET，以確保正反器420中沒有未知的狀態。尤其，轉換電路405可用來將驅動電壓VDD1 轉換為重置訊號RESET，以使得重置訊號RESET在驅動電壓VDD1 從該接地電壓位準（例如0 V）被拉至該第一電壓位準（例如3.3 V）時的那一瞬間具有對應於驅動電壓VDD1 的轉變（例如一上升邊緣）之一脈波（pulse），並且此脈波可用來作為一重置脈波以供重置正反器420，以使得電源開關電路223（例如其內的該些電源開關）於一開始為關閉狀態。如此一來，電源開啟控制電路226可利用重置訊號RESET對正反器420進行「電源開啟重置」。基於第4圖所示之架構，電源開關地電路223（例如其內的該些電源開關）能預設為保持關閉。
依據本實施例，電壓偵測電路225可包含一電壓偵測器，例如，該電壓偵測器可由一比較器來實施，但本發明不限於此。該比較器可接收特定驅動電壓VDDx （例如VDD2 或VDD3 ）。例如，記憶裝置200可被設計成避免使用驅動電壓VDD3 ；當記憶裝置200不支援使用驅動電壓VDD3 時，特定驅動電壓VDDx 可代表VDD2 （例如1.8 V）。又例如，記憶裝置200可被設計成使用驅動電壓VDD3 ；當記憶裝置200支援使用驅動電壓VDD3 時，特定驅動電壓VDDx 可代表VDD3 （例如1.2 V）。另外，該比較器可將特定驅動電壓VDDx （例如VDD2 或VDD3 ）與一預定臨界電壓作比較以產生帶有一比較結果的一比較結果訊號，其中該比較結果訊號可用來作為該偵測訊號，並且可被輸入至時脈端子CK。舉例來說，特定驅動電壓VDDx 的電壓位準可在一特定時間點被上拉（例如從0 V拉至1.8 V，或者從0 V拉至1.2 V）。當特定驅動電壓VDDx 的電壓位準達到（例如大於或等於）該預定臨界電壓，其可指出特定驅動電壓VDDx 的電壓位準落在一有效範圍內，該比較器可改變該比較結果訊號的電壓位準，例如，從一低電壓位準變為一高電壓位準；否則，該比較器可將該比較結果訊號的電壓位準維持不變。為便於理解，該比較結果訊號的電壓位準的轉變可被視為由該比較結果訊號所帶有的一「脈波」的一上升邊緣，諸如該比較結果訊號從該低電壓位準轉變為該高電壓位準的邊緣，其中此脈波的脈波寬度可能很長且可停留在該高電壓位準直到特定驅動電壓VDDx 被下拉（例如從1.8 V拉至0 V，或者從1.2 V拉至0 V）。由於此脈波的脈波寬度通常不會如同一正常脈波（諸如一時脈訊號）的脈波寬度一樣短，此脈波可被稱為一虛擬脈波。電源開啟控制電路226能利用該虛擬脈波作為正反器420的一時脈源。舉例來說，正反器420能依據該時脈源諸如該虛擬脈波暫時地儲存訊號DAT3(PERST#) 的該反向訊號的資料（例如高／低狀態諸如邏輯高／低）。
由於輸出端子Q耦接至電源開關電路223的上述至少一控制端子（例如其內的該些電源開關的該些控制端子），電源開啟控制電路226能利用正反器420於輸出端子Q的輸出訊號作為電源控制訊號CTRL（其可被視為該些電源開關的一開關控制訊號）。電源控制訊號CTRL可帶有邏輯值0或邏輯值1，尤其，可處於對應於邏輯值0之一低位準或者處於對應於邏輯值1之一高位準，但本發明不限於此。當電源控制訊號CTRL帶有邏輯值1（例如處於該高位準），該些電源開關會被開啟以分別從調節器221與222供應電源給PCIe實體層電路224以分別作為用於該數位電源域的電源（例如「數位電源」）以及用於該類比電源域的電源（例如「類比電源」）；否則，該些電源開關保持關閉。依據本實施例，訊號DAT3(PERST#) 可為低態動作型的（low-active）訊號，以及從反向器410輸出至輸入端子D的該反向訊號可為高態動作型的（high-active）訊號。當訊號DAT3(PERST#) 處於其低位準（例如：從一高位準諸如3.3 V被下拉至該低位準諸如0 V，及／或保持在該低位準），該反向訊號處於其高位準（例如：從一低位準諸如0 V上拉至該高位準諸如3.3V，及／或保持在該高位準）。因應該時脈源諸如該虛擬脈波的觸發，正反器420能鎖存（latch）該反向訊號的資料（例如該邏輯高狀態），並且電源控制訊號CTRL可帶有邏輯值1（例如處於該高位準）。如此一來，當特定驅動電壓VDDx 的電壓位準達到（例如大於或等於）該預定臨界電壓，其可指出特定驅動電壓VDDx 的電壓位準落在該有效範圍內，電源開啟控制電路226開啟該些電源開關以從調節器221與222供應電源給PCIe實體層電路224。
依據某些實施例，由於在供應驅動電壓VDD1 的時間點與供應驅動電壓VDD3 的時間點之間的區間（時間區間）可予以變化，當於該初始化階段的期間沒有偵測到SD指令時，核心處理單元212可關閉記憶體控制器210中之一內部時脈源以節省電源。在此狀況下，本發明之方法及設備能利用該電壓偵測器偵測特定驅動電壓VDDx 的電壓位準以產生該虛擬脈波，並且能利用該虛擬脈波（而不是該內部時脈源）作為該時脈源以觸發正反器420開啟該些電源開關。為便於理解，假設該內部時脈源為基於某種電路設計之具有頻率為20 MHz（megahertz；百萬赫）的一時脈，其中：當該內部時脈源被關閉，記憶裝置200於該組驅動電壓大約會消耗一百微安培（microampere, mA）；而當有一自由運作的時脈（free run clock）諸如該內部時脈源被開啟，記憶裝置200於該組驅動電壓大約會消耗五百微安培；但本發明不限於此。如此一來，記憶體控制器210能在不開啟該內部時脈源的狀況下妥善地針對PCIe實體層電路224進行電源管理。因此，本發明之方法能在沒有副作用的狀況下達成節省電源的目標。
依據某些實施例，在啟動記憶裝置200的一開始，主裝置50首先將驅動電壓VDD1 （而不是其他驅動電壓VDD2 與VDD3 中之任一者）供應給記憶裝置200。基於第2圖所示之架構（尤其是，第4圖所示之架構），當主裝置50進入PCIe模式，記憶體控制器210（例如電源開啟電路226）能及時地開啟該些電源開關，以從調節器221與222供應電源給PCIe實體層電路224。
第5圖繪示該方法於本發明一實施例中的一第一控制方案。當PCIe實體層電路224是採用40奈米（nanometer, nm）製程來實施時，PCIe實體層電路224可能需要2.5 V的電壓，而該2.5 V的電壓可從驅動電壓VDD1 （例如3.3 V）轉換得到；並且PCIe實體層電路224可能會需要1.1 V的電壓，而該1.1 V的電壓可從驅動電壓VDD1 （例如3.3 V）轉換得到。調節器221與222可對驅動電壓VDD1 進行調節操作以將驅動電壓VDD1 分別轉換為用於該數位電源域的電源（例如「數位電源」諸如調節後驅動電壓1.1 V）以及用於該類比電源域的電源（例如「類比電源」諸如調節後驅動電壓2.5 V）。當電源開啟控制電路226開啟電源開關電路223時，電源開關電路223（例如電源開關501與502）能分別將該數位電源諸如調節後驅動電壓1.1 V以及該類比電源諸如調節後驅動電壓2.5 V導通至PCIe實體層電路224；否則，電源開關電路223（例如電源開關501與502）能避免分別將該數位電源諸如調節後驅動電壓1.1 V以及該類比電源諸如調節後驅動電壓2.5 V導通至PCIe實體層電路224。
第6圖繪示該方法於本發明一實施例中的一第二控制方案。當PCIe實體層電路224是採用28奈米製程來實施時，PCIe實體層電路224可能需要1.8 V的電壓，而該1.8 V的電壓可從驅動電壓VDD2 （例如1.8 V）轉換得到；並且PCIe實體層電路224可能會需要0.9 V的電壓，而該0.9 V的電壓可從驅動電壓VDD1 （例如3.3 V）轉換得到。調節器221與222可分別對驅動電壓VDD1 （例如3.3 V）以及驅動電壓VDD2 （例如1.8 V）進行調節操作，以將驅動電壓VDD1 與VDD2 分別轉換為用於該數位電源域的電源（例如「數位電源」諸如調節後驅動電壓0.9 V）以及用於該類比電源域的電源（例如「類比電源」諸如調節後驅動電壓1.8 V）。當電源開啟控制電路226開啟電源開關電路223時，電源開關電路223（例如電源開關501與502）能分別將該數位電源諸如調節後驅動電壓0.9 V以及該類比電源諸如調節後驅動電壓1.8 V導通至PCIe實體層電路224；否則，電源開關電路223（例如電源開關501與502）能避免分別將該數位電源諸如調節後驅動電壓0.9 V以及該類比電源諸如調節後驅動電壓1.8 V導通至PCIe實體層電路224。
第7圖繪示一狀態示意圖的例子。記憶體控制器110（例如記憶體控制器210）可在各種狀況下於該初始化階段的期間妥善地操作。舉例來說，在啟動記憶裝置200的一開始，主裝置50將驅動電壓VDD1 供應給記憶體控制器210（為便於理解，於第7圖中標示為「VDD1 被上拉」），並且電源開啟控制電路226預設將電源開關電路223（例如電源開關501與502）保持在關閉狀態（標示為「電源開關關閉」）。又例如，當主裝置50在訊號DAT3(PERST#) 處於其低位準的狀況下將特定驅動電壓VDDx （例如VDD2 或VDD3 ）供應給記憶體控制器210（為便於理解，於第7圖中標示為「VDDx 被上拉且PERST# = 0」），電源開啟控制電路226開啟電源開關電路223（例如電源開關501與502）以進入其開啟狀態（標示為「電源開關開啟」）。另外，是否使用驅動電壓VDD2 或驅動電壓VDD3 作為特定驅動電壓VDDx 以進行電壓偵測可取決於不同設計。舉例來說，當記憶裝置200（例如該記憶卡諸如該快捷SD記憶卡）不支援使用驅動電壓VDD3 ，特定驅動電壓VDDx 可代表驅動電壓VDD2 （例如1.8 V）。又例如，當記憶裝置200（例如該記憶卡）支援使用驅動電壓VDD3 ，特定驅動電壓VDDx 可代表驅動電壓VDD3 （例如1.2 V）。
第8圖繪示快捷SD初始化序列以發布SD指令為起始的一個例子，而第9圖繪示快捷SD初始化序列不以發布SD指令為起始的一個例子。訊號{CLK, CMD, DAT3(PERST#), DAT0(REFCLK+), DAT1(REFCLK-), DAT2(CLKREQ#) }（其後面四個訊號各自的主要名稱與次要名稱亦可用符號 “/” 區隔；於第8至9圖分別標示為 “DAT3/PERST# ”、“DAT0/REFCLK+ ”、“DAT1/REFCLK- ”、“DAT2/CLKREQ# ”）可分別於記憶裝置200之對應的端子{CLK, CMD, DAT3(PERST#), DAT0(REFCLK+), DAT1(REFCLK-), DAT2(CLKREQ#)}被接收，且在該初始化階段中之記憶裝置200的記憶裝置內部狀態可包含某些預定狀態諸如虛擬初始化、SD模式、PCIe連結（PCIe linkup）、及／或PCIe模式。記憶體控制器210可在該初始化階段的期間停用（disable）耦接至端子DAT3(PERST#)之一上拉電阻，以容許主裝置50在需要時自由地驅動訊號DAT3(PERST#) （諸如DAT3/PERST# ）。尤其，在第8圖所示的例子中，主裝置50可傳送指令CMD0以及CMD8，並且記憶體控制器210可以回覆R7來回應，其中指令CMD8的某些欄位，諸如欄位{“PCIe Availability”, “PCIe 1.2V Support”}，可夾帶位元{1, 1}以指出主裝置50支援PCIe通訊以及PCIe 1.2 V的驅動電壓，以及回覆R7的某些欄位，諸如欄位{“PCIe Response”, “PCIe 1.2V Support”}，可夾帶位元{1, 0}以指出記憶裝置200支援PCIe通訊而不支援PCIe 1.2 V的驅動電壓，但本發明不限於此。基於這些例子，傳輸介面電路218可符合SD 7.0標準。另外，記憶體控制器210能在該初始化階段依據這些例子中任一者來控制記憶裝置200（例如該記憶卡諸如該快捷SD記憶卡）與主裝置50之間的互動以進入PCIe介面模式，例如，在主裝置50支援驅動電壓VDD3 但該記憶卡不支援的狀況下，但本發明不限於此。基於第2圖所示之架構（尤其是第4圖所示之架構），當需要時，記憶體控制器210（例如電源開啟控制電路226）能及時開啟電源開關510與520，以從調節器221與222供應電源給PCIe實體層電路224。當不需要使用PCIe實體層電路224時，記憶體控制器210（例如電源開啟控制電路226）能預設電源開關510與520停留在其關閉狀態，以節省記憶裝置200的電源。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧電子裝置50‧‧‧主裝置52‧‧‧處理器54‧‧‧電源供應電路100、200‧‧‧記憶裝置110、210‧‧‧記憶體控制器112‧‧‧微處理器112M‧‧‧唯讀記憶體112C‧‧‧程式碼114‧‧‧控制邏輯電路116‧‧‧隨機存取記憶體118、218‧‧‧傳輸介面電路118Y‧‧‧實體層電路118M、218M‧‧‧電源管理電路120‧‧‧非揮發性記憶體122-1、122-2…122-N‧‧‧非揮發性記憶體元件212‧‧‧核心處理單元214‧‧‧非揮發性記憶體控制器216‧‧‧靜態隨機存取記憶體221、222‧‧‧調節器223‧‧‧電源開關電路224‧‧‧PCIe實體層電路225‧‧‧電壓偵測電路226‧‧‧電源開啟控制電路227‧‧‧PCIe與NVMe控制器228‧‧‧SD介面邏輯電路405‧‧‧轉換電路410‧‧‧反向器420‧‧‧正反器501、502‧‧‧電源開關VDD1、VDD2、VDD3‧‧‧驅動電壓輸入端子{DAT0(REFCLK+), DAT1(REFCLK-), DAT2(CLKREQ#), DAT3(PERST#), CLK, CMD,…}‧‧‧通訊端子CTRL‧‧‧電源控制訊號RESET‧‧‧重置訊號VDD1 、VDD2、VDD3、VDDx驅動電壓CLK 、 CMD、DAT3(PERST#) DAT0/REFCLK+、DAT1/REFCLK-、DAT2/CLKREQ# DAT3/PERST#訊號CMD0、CMD8‧‧‧指令R7‧‧‧回覆300‧‧‧工作流程S10、S12、S14、S16、S18‧‧‧步驟
第1圖為依據本發明一實施例之一主裝置以及一記憶裝置的示意圖。 第2圖為依據本發明一實施例之一種用來在一記憶裝置諸如第1圖所示之記憶裝置中進行電源管理的設備的示意圖。 第3圖為依據本發明一實施例之一種用來在一記憶裝置中進行電源管理的方法的工作流程 第4圖繪示第2圖所示裝置於本發明一實施例中的某些實施細節。 第5圖繪示該方法於本發明一實施例中的一第一控制方案。 第6圖繪示該方法於本發明一實施例中的一第二控制方案。 第7圖繪示一狀態示意圖的例子。 第8圖繪示快捷SD初始化序列以發布SD指令為起始的一個例子。 第9圖繪示快捷SD初始化序列不以發布SD指令為起始的一個例子。
10‧‧‧電子裝置
50‧‧‧主裝置
52‧‧‧處理器
54‧‧‧電源供應電路
100‧‧‧記憶裝置
110‧‧‧記憶體控制器
112‧‧‧微處理器
112M‧‧‧唯讀記憶體
112C‧‧‧程式碼
114‧‧‧控制邏輯電路
116‧‧‧隨機存取記憶體
118‧‧‧傳輸介面電路
118Y‧‧‧實體層電路
118M‧‧‧電源管理電路
120‧‧‧非揮發性記憶體
122-1、122-2...122-N‧‧‧非揮發性記憶體元件

Claims (20)

  1. 一種用來在一記憶裝置中進行電源管理的方法，該記憶裝置包含一非揮發性記憶體（non-volatile memory, NV memory），該非揮發性記憶體包含至少一非揮發性記憶體元件，該方法包含： 在該記憶裝置的一初始化階段的期間，偵測一主裝置是否支援對應於一第一通訊協定的通訊；以及 在偵測到該主裝置支援對應於該第一通訊協定的通訊前，控制該記憶裝置中之一實體層（physical layer, PHY）電路保持在一電源關閉狀態以節省電源，其中該實體層電路支援對應於該第一通訊協定的通訊。
  2. 如申請專利範圍第1項所述之方法，其中該主裝置輸出一組驅動電壓至該記憶裝置；該記憶裝置中之一電源開關電路係耦接於該組驅動電壓中的至少一驅動電壓與該實體層電路之間；以及控制該實體層電路保持在該電源關閉狀態係透過該電源開關電路來進行。
  3. 如申請專利範圍第2項所述之方法，其中該至少一驅動電壓包含一或多個驅動電壓；以及該電源開關電路包含耦接至該一或多個驅動電壓的多個電源開關，並且該多個電源開關分別用來控制該實體層電路的數位電源域（digital power domain）與類比電源域（analog power domain）。
  4. 如申請專利範圍第1項所述之方法，其中該主裝置輸出一組驅動電壓至該記憶裝置；在該初始化階段，在該組驅動電壓中之一特定驅動電壓從一接地電壓位準被拉至一第二電壓位準前，該組驅動電壓中之一第一驅動電壓從該接地電壓位準被拉至一第一電壓位準；以及偵測該主裝置是否支援對應於該第一通訊協定的通訊係依據該特定驅動電壓來進行。
  5. 如申請專利範圍第4項所述之方法，其中偵測該主裝置是否支援對應於該第一通訊協定的通訊包含： 對該特定驅動電壓進行電壓偵測以產生一偵測訊號；以及 依據該偵測訊號，監控（monitor）來自該主裝置之一特定訊號的一邏輯狀態以產生對應於該邏輯狀態的一電源控制訊號，以供控制該實體層電路的電源，其中該特定訊號係被該記憶裝置透過該記憶裝置之一對應的通訊端子來接收，並且該電源控制訊號指出該主裝置是否支援對應於該第一通訊協定的通訊。
  6. 如申請專利範圍第5項所述之方法，其中依據該偵測訊號監控來自該主裝置之該特定訊號的該邏輯狀態以產生對應於該邏輯狀態的該電源控制訊號包含： 依據該偵測訊號，將對應於該邏輯狀態的單一位元（one-bit）資訊儲存至一單一位元儲存電路中以產生該電源控制訊號，其中該偵測訊號被輸入至該單一位元儲存電路的一時脈端子，而該電源控制訊號係該單一位元儲存電路的一輸出訊號。
  7. 如申請專利範圍第6項所述之方法，其中該單一位元儲存電路係一暫存器（register）或一正反器（flip-flop）。
  8. 如申請專利範圍第6項所述之方法，其中依據該偵測訊號監控來自該主裝置之該特定訊號的該邏輯狀態以產生對應於該邏輯狀態的該電源控制訊號包含： 反轉（invert）該特定訊號以產生該特定訊號的一反向訊號；以及 透過監控該反向訊號之一對應的邏輯狀態來監控該特定訊號的該邏輯狀態，其中該對應的邏輯狀態係被儲存作為該單一位元資訊。
  9. 如申請專利範圍第6項所述之方法，其中該偵測訊號係用來作為該單一位元儲存電路的一時脈訊號。
  10. 如申請專利範圍第6項所述之方法，其中該偵測訊號的一邊緣（edge）指出該特定驅動電壓的轉變（transition）。
  11. 如申請專利範圍第10項所述之方法，其中該偵測訊號在該記憶裝置之一正常操作階段的期間沒有後續的邊緣出現。
  12. 如申請專利範圍第1項所述之方法，另包含： 當偵測到該主裝置不支援對應於該第一通訊協定的通訊時，在不使用該實體層電路的狀況下進行對應於另一通訊協定的通訊，以容許該主裝置存取該記憶裝置。
  13. 如申請專利範圍第1項所述之方法，另包含： 當偵測到該主裝置支援對應於該第一通訊協定的通訊時，控制該實體層電路進入一電源開啟狀態，以供透過該實體層電路進行對應於該第一通訊協定的通訊，以容許該主裝置存取該記憶裝置。
  14. 一種記憶裝置，包含： 一非揮發性記憶體（non-volatile memory, NV memory），用來儲存資訊，其中該非揮發性記憶體包含至少一非揮發性記憶體元件；以及 一控制器，耦接至該非揮發性記憶體，用來控制該記憶裝置之操作，其中該控制器包含： 一處理電路，用來依據來自一主裝置之複數個主裝置指令控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體；以及 一傳輸介面電路，耦接至該處理電路，用來為該記憶裝置對該主裝置進行通訊； 其中： 在該記憶裝置的一初始化階段的期間，該控制器偵測該主裝置是否支援對應於一第一通訊協定的通訊；以及 在偵測到該主裝置支援對應於該第一通訊協定的通訊前，該控制器控制該傳輸介面電路中之一實體層（physical layer, PHY）電路保持在一電源關閉狀態以節省電源，其中該實體層電路支援對應於該第一通訊協定的通訊。
  15. 如申請專利範圍第14項之記憶裝置，其中該主裝置輸出一組驅動電壓至該記憶裝置；以及該傳輸介面電路包含： 一電源開關電路，耦接於該組驅動電壓中的至少一驅動電壓與該實體層電路之間，其中該控制器透過該電源開關電路控制該實體層電路保持在該電源關閉狀態。
  16. 如申請專利範圍第14項之記憶裝置，其中該主裝置輸出一組驅動電壓至該記憶裝置；在該初始化階段，在該組驅動電壓中之一特定驅動電壓從一接地電壓位準被拉至一第二電壓位準前，該組驅動電壓中之一第一驅動電壓從該接地電壓位準被拉至一第一電壓位準；以及依據該特定驅動電壓，該控制器偵測該主裝置是否支援對應於該第一通訊協定的通訊。
  17. 如申請專利範圍第16項之記憶裝置，其中該傳輸介面電路包含： 一電壓偵測電路，用來對該特定驅動電壓進行電壓偵測以產生一偵測訊號；以及 一電源開啟控制電路，耦接至該電源偵測電路，用來依據該偵測訊號監控（monitor）來自該主裝置之一特定訊號的一邏輯狀態以產生對應於該邏輯狀態的一電源控制訊號，以供控制該實體層電路的電源，其中該特定訊號係被該記憶裝置透過該記憶裝置之一對應的通訊端子來接收，並且該電源控制訊號指出該主裝置是否支援對應於該第一通訊協定的通訊。
  18. 如申請專利範圍第17項之記憶裝置，其中該電源開啟控制電路包含： 一單一位元（one-bit）儲存電路，用來儲存對應於該邏輯狀態之單一位元資訊，其中該電源開啟控制電路依據該偵測訊號將對應於該邏輯狀態之該單位源資訊儲存至該單一位元儲存電路中以產生該電源控制訊號，該偵測訊號被輸入至該單一位元儲存電路的一時脈端子，而該電源控制訊號係該單一位元儲存電路的一輸出訊號。
  19. 一種包含如申請專利範圍第14項所述之記憶裝置之電子裝置，另包含： 該主裝置，耦接至該記憶裝置，其中該主裝置包含： 至少一處理器，用來控制該主裝置之操作；以及 一電源供應電路，耦接至該至少一處理器，用來提供電源給該至少一處理器以及該記憶裝置； 其中該記憶裝置提供儲存空間給該主裝置。
  20. 一種記憶裝置的控制器，該記憶裝置包含該控制器以及一非揮發性記憶體（non-volatile memory, NV memory），該非揮發性記憶體包含至少一非揮發性記憶體元件，該控制器包含： 一處理電路，用來依據來自一主裝置之複數個主裝置指令控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體；以及 一傳輸介面電路，耦接至該處理電路，用來為該記憶裝置對該主裝置進行通訊； 其中： 在該記憶裝置的一初始化階段的期間，該控制器偵測該主裝置是否支援對應於一第一通訊協定的通訊；以及 在偵測到該主裝置支援對應於該第一通訊協定的通訊前，該控制器控制該傳輸介面電路中之一實體層（physical layer, PHY）電路保持在一電源關閉狀態以節省電源，其中該實體層電路支援對應於該第一通訊協定的通訊。
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