TWI698870B - 在記憶裝置中進行省電控制的方法、相關記憶裝置及其記憶體控制器、以及相關電子裝置 - Google Patents

在記憶裝置中進行省電控制的方法、相關記憶裝置及其記憶體控制器、以及相關電子裝置 Download PDF

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Abstract

本發明提供一種在一記憶裝置中進行省電控制的方法、相關記憶裝置及其記憶體控制器、以及相關電子裝置，其中該方法適用於該記憶體控制器，且該記憶裝置包含該記憶體控制器以及一非揮發性記憶體。該方法可包含：在傳送至一主裝置的期間，發送突發結束相關符元至該主裝置，以通知該主裝置突發結束；控制一實體層電路關閉該實體層電路中之時脈源以節省電源，其中該實體層電路係位於該記憶體控制器中之傳輸介面電路中，以及該傳輸介面電路係用來為該記憶裝置與該主裝置進行通訊；從該主裝置收到一觸發訊號時，利用該實體層電路來開啟該時脈源。

Description

在記憶裝置中進行省電控制的方法、相關記憶裝置及其記憶 體控制器、以及相關電子裝置
本發明係關於記憶體控制，尤指一種在一記憶裝置中進行省電控制的方法以及裝置，例如，針對用於行動產業處理器接口(Mobile Industry Processor Interface,MIPI)聯盟之統一協定(Unified Protocol,UniPro)標準(簡稱為MIPI統一協定標準)之MK2延伸的階段。
包含有一快閃記憶體的儲存裝置可用來儲存資料，而存取該快閃記憶體的管理相當複雜。舉例來說，該儲存裝置可為一記憶卡、一固態硬碟、或一嵌入式儲存裝置(諸如符合通用快閃記憶體儲存(Universal Flash Storage,UFS)標準(簡稱UFS標準)的嵌入式儲存裝置)。當一製造商嘗試依據MIPI統一協定標準來加強該儲存裝置的某些特徵時，可能會發生某些問題。尤其是，相關技術無法提供妥善的解決方法來實現省電控制機制。因此，需要一種新穎的方法以及相關架構，已在沒有副作用或較不會帶來副作用的情況下解決相關技術的問題。
因此，本發明之一目的在於提供一種在一記憶裝置中進行省電控制的方法以及裝置，例如，針對用於MIPI統一協定標準之MK2延伸的階段，以解 決上述問題。
本發明至少一實施例提供一種在一記憶裝置中進行省電控制的方法，其中該方法適用於(applicable to)該記憶裝置之一記憶體控制器。該記憶裝置可包含該記憶體控制器以及一非揮發性記憶體(non-volatile memory,NV memory)，且該非揮發性記憶體可包含至少一非揮發性記憶體元件(例如，一或多個非揮發性記憶體元件)，該方法可包含：在傳送至一主裝置的期間，發送多個突發結束相關符元(end of burst(EOB)-related symbol)至該主裝置，以通知該主裝置突發結束；控制一實體層(physical layer,PHY)電路關閉該實體層電路中之一時脈源以節省電源，其中該實體層電路係位於該記憶體控制器中之一傳輸介面電路中，以及該傳輸介面電路係用來為該記憶裝置，和該主裝置進行通訊；以及於從該主裝置收到一觸發訊號時，利用該實體層電路來開啟該時脈源。
除了上述方法以外，本發明亦提供一種記憶裝置，且該記憶裝置包含一非揮發性記憶體以及一記憶體控制器。該非揮發性記憶體係用來儲存資訊，其中該非揮發性記憶體可包含至少一非揮發性記憶體元件(例如，一或多個非揮發性記憶體元件)。該記憶體控制器耦接至該非揮發性記憶體，且該記憶體控制器係用來控制該記憶裝置的運作。另外，該記憶體控制器包含一處理電路，且該處理電路係用來依據來自一主裝置之複數個主裝置指令來控制該記憶體控制器，以容許該主裝置透過該記憶體控制器存取該非揮發性記憶體。此外，該記憶體控制器另包含耦接至該處理電路的一傳輸介面電路，且該傳輸介面電路係用來為該記憶裝置，和該主裝置進行通訊。例如，該傳輸介面電路可包含用來為該傳輸介面電路進行實體層運作的一實體層電路。在傳送至該主裝置的期間，該記憶體控制器可發送多個突發結束相關符元(end of burst(EOB)-related symbol)至該主裝置，以通知該主裝置突發結束。該記憶體控制器可控制該實 體層電路關閉該實體層電路中之一時脈源以節省電源。於從該主裝置收到一觸發訊號時，該實體層電路可開啟該時脈源。
依據某些實施例，本發明亦提供一相關電子裝置。該電子裝置可包含上述記憶裝置，且可另包含耦接至該記憶裝置的該主裝置。該主裝置可包含：至少一處理器，用於控制該主裝置的運作；以及一電源供應電路，耦接至該至少一處理器，用於提供電源給該至少一處理器以及該記憶裝置。另外，該記憶裝置可提供儲存空間給該主裝置。
除了上述方法以外，本發明亦提供一種記憶裝置的記憶體控制器，其中該記憶裝置包含該記憶體控制器以及一非揮發性記憶體。該非揮發性記憶體可包含至少一非揮發性記憶體元件(例如，一或多個非揮發性記憶體元件)。另外，該記憶體控制器包含一處理電路，且該處理電路係用來依據來自一主裝置之複數個主裝置指令來控制該記憶體控制器，以容許該主裝置透過該記憶體控制器存取該非揮發性記憶體。此外，該記憶體控制器另包含耦接至該處理電路的一傳輸介面電路，且該傳輸介面電路係用來為該記憶裝置，和該主裝置進行通訊。例如，該傳輸界面電路可包含用來為該傳輸介面電路進行實體層運作的一實體層電路。在傳送至該主裝置的期間，該記憶體控制器可發送多個突發結束相關符元(end of burst(EOB)-related symbol)至該主裝置，以通知該主裝置突發結束。該記憶體控制器可控制該實體層電路關閉該實體層電路中之一時脈源以節省電源。於從該主裝置收到一觸發訊號時，該實體層電路可開啟該時脈源。
依據某些實施例，本發明的裝置可包含該電子裝置的至少一部份(例如，一部分或全部)。例如，該裝置可包含該記憶裝置中的該記憶體控制器。又例如，該裝置可包含該記憶裝置。再舉一例，該裝置可包含該電子裝置。
本發明的方法以及相關裝置能確保該記憶裝置能在各種情況下妥善 地運作。例如，該方法提供用於省電控制的多個控制方案。另外，該電子裝置以及該記憶裝置不會遭受額外的耗電問題。
10:電子裝置
50:主裝置
52:處理器
54:電源供應電路
100:記憶裝置
110:記憶體控制器
112:微處理器
112M:唯讀記憶體
112C:程式碼
114:控制邏輯電路
116:隨機存取記憶體
118:傳輸介面電路
118U:UFS控制器
118M:M實體層電路
120:非揮發性記憶體
122-1、122-2、...、122-N:非揮發性記憶體元件
110S:系統
210:閘控電路
211:及閘
212:暫存器
214:鎖相迴路
CLK:時脈訊號
CLK’:輸出訊號
EN:啟用訊號
T0、T1、T2:時間區間
PREPARE:準備訊號
SYNC:同步符元
MK2:標記-2符元
FLR:填充符元
SOB:突發開始符元
S11、S12、S13、S14、S21、S22:步驟
第1圖為依據本發明一實施例之一電子裝置的示意圖。
第2圖為依據本發明一實施例繪示之關於第1圖所示之記憶裝置的某些實施細節。
第3圖為依據本發明一實施例繪示之在一記憶裝置中進行省電控制的方法的一第一控制方案。
第4圖為依據本發明一實施例繪示之於該方法中的某些符元以及參數。
第5圖為依據本發明一實施例之該方法的工作流程。
第6圖為依據本發明一實施例之該方法的一第二控制方案。
第7圖為依據本發明一實施例之該方法的一第三控制方案。
第1圖為依據本發明一實施例之電子裝置10的示意圖，其中電子裝置10可包含一主裝置50以及一記憶裝置100。主裝置50可包含至少一處理器(例如一或多個處理器)，可統稱為處理器52，且主裝置50可另包含耦接至處理器52的電源供應電路54。處理器52係用來控制主裝置50的運作，而電源供應電路52係用來供應電源給處理器52以及記憶裝置100，並且輸出一或多個驅動電壓至記憶裝置100。記憶裝置100可用來提供儲存空間給主裝置50，並且從主裝置50取得該一或多個驅動電壓以作為記憶裝置100的電源。主裝置50的例子可包含(但不限於)一多功能行動電話、一穿戴式裝置、一平板電腦、以及個人電腦諸如膝 上型電腦。記憶裝置100的例子可包含(但不限於)一嵌入式儲存裝置諸如符合UFS標準的嵌入式儲存裝置。依據本實施例，記憶裝置100可包含一記憶體控制器110以及一非揮發性記憶體(non-volatile memory,NV memory)120，其中記憶體控制器110係用來控制記憶裝置100的運作並存取非揮發性記憶體120，而非揮發性記憶體120係用來儲存資訊。非揮發性記憶體120可包含至少一非揮發性記憶體元件(例如一或多個非揮發性記憶體元件)，諸如複數個非揮發性記憶體元件122-1、122-2、...、及122-N，其中N為大於一的正整數。例如，非揮發性記憶體120可為一快閃記憶體，且複數個非揮發性記憶體元件122-1、122-2、...、及122-N可為複數個快閃記憶體晶片(chip)或複數個快閃記憶體裸晶(die)，但本發明不限於此。
如第1圖所示，記憶體控制器110可包含一處理電路諸如一微處理器112、一儲存單元諸如一唯讀記憶體(read-only memory,ROM)112M、一控制邏輯電路114、一隨機存取記憶體(random access memory,RAM)116、以及一傳輸介面電路118，其中以上元件可透過一匯流排彼此耦接。隨機存取記憶體116係藉由一靜態隨機存取記憶體(Static RAM,SRAM)來實施，但本發明不限於此。隨機存取記憶體116可用來提供內部儲存空間給記憶體控制器110，例如，隨機存取記憶體116可用來當作一緩衝記憶體以供緩衝資料。另外，本實施例的唯讀記憶體112M係用來儲存一程式碼112C，而微處理器112係用來執行程式碼112C以控制快閃記憶體120的存取。請注意，在某些例子中，程式碼112C可被儲存在隨機存取記憶體116或任意類型的記憶體中。另外，於控制邏輯電路114中的資料保護電路(未顯示)可保護資料及/或進行錯誤更正，而傳輸介面電路118可符合一特定通訊標準(例如UFS標準)且可依據該特定通訊標準來進行通訊，例如，為記憶裝置100與主裝置50進行通訊。傳輸介面電路118可包含一通用快閃記憶體儲存控制器(簡稱UFS控制器)118U以及符合MIPI聯盟相關規格 之一M實體層(M-PHY)電路118M，其可與彼此進行互動。
在本實施例中，主裝置50可傳送多個主裝置指令以及對應的多個邏輯位址至記憶體控制器110。記憶體控制器110接收該些主裝置指令以及該些邏輯位址，並且將該些主裝置指令轉譯為多個記憶體運作指令(可簡稱為多個運作指令)，並且另以該些運作指令來控制非揮發性記憶體120對非揮發性記憶體120中具有實體位址的記憶單元(例如資料頁)進行讀取、寫入/編程等等，其中該些實體位址對應於該些邏輯位址。當記憶體控制器110對複數個非揮發性記憶體元件122-1、122-2、...、及122-N中之任一非揮發性記憶體元件122-n(n可代表區間[1,N]內的任意整數)進行一抹除運作，該非揮發性記憶體元件122-n的多個區塊中之至少一區塊可被抹除，其中該些區塊中之每一區塊可包含多個頁(例如，資料頁)，且一存取運作可對一或多個資料頁進行。
例如，記憶裝置100可為主裝置50儲存資料，以及記憶裝置100可因應來自主裝置50的一主裝置指令來讀取所儲存的資料，並且提供從非揮發性記憶體120讀取的資料給主裝置50。為了最大程度地節省電源，記憶裝置100可盡快地進入睡眠，例如，在完成發送資料給主裝置50後，立即進入睡眠。依據本實施例，記憶裝置100(例如記憶體控制器110)可針對於MIPI統一協定標準中用於MK2延伸的階段進行省電控制。在記憶體控制器110的控制下，記憶裝置100可進入一進階省電模式，例如，當記憶體控制器110(例如傳輸介面電路118)與主裝置50(例如其內對應的傳輸介面電路)之間的一或多個傳輸通道(lane)(例如通用快閃記憶體儲存通道)處於停滯(stall)或睡眠狀態。基於第1圖所示之架構，能避免不必要的耗電。
第2圖為依據本發明一實施例繪示之關於第1圖所示之記憶裝置100的某些實施細節。系統110S可包含記憶體控制器110中之大部分的元件，諸如UFS控制器118U以及M實體層電路118M以外的大部分的元件。例如，系統110S可包 含微處理器112可包含微處理器112、唯讀記憶體112M、控制邏輯電路114、以及隨機存取記憶體116，且可另包含一閘控(gating)電路210以進行時脈閘控來節省電源。另外，UFS控制器118U可包含某些暫存器(Register)212，而M實體層電路118M可包含一鎖相迴路(phase-locked loop,PLL)214。例如，UFS控制器118U可儲存並更新某些資訊於暫存器212中，以容許系統110S(例如微處理器112)依據該資訊監控UFS控制器，其中該資訊可指出UFS控制器的狀況或狀態，但本發明不限於此。M實體層電路118M可利用鎖相迴路214作為一時脈源，並且可依據鎖相迴路214所產生的時脈來進行實體層運作(實體層的運作)。
第3圖為依據本發明一實施例繪示之在一記憶裝置(例如記憶裝置100)中進行省電控制的方法的一第一控制方案。當記憶體控制器110(微處理器112)控制記憶裝置100進入該進階省電模式時，M實體層電路118M可關閉鎖相迴路214以節省電源，且系統110S可對記憶體控制器110的某些模組進行時脈閘控，諸如UFS控制器118U以及系統110S的一部分(例如，隨機存取記憶體116、於控制邏輯電路114中的錯誤更正碼(Error Correction Code,ECC)引擎、一或多個類比電路等等)。例如，記憶體控制器110可利用閘控電路210來對該些模組(諸如UFS控制器118U以及系統110S的上述部分)進行時脈閘控。
如第3圖所示，閘控電路210可包含至少一邏輯閘(例如一或多個邏輯閘)諸如一及閘(AND gate)211，但本發明不限於此。及閘211係用來接收一啟用(enable)訊號EN並且接收一時脈訊號CLK以供進行時脈閘控。例如，記憶體控制器110(例如微處理器112)可控制啟用訊號EN的邏輯狀態諸如一第一狀態或一第二狀態，以選擇性地啟用或停用(disable)時脈訊號CLK來進行時脈閘控。當啟用訊號EN係在該第一狀態(例如，啟用訊號EN可具有大於0V的預定電壓位準)時，閘控電路210(例如及閘211)輸出時脈訊號CLK作為輸出訊號CLK’。當啟用訊號EN係在該第二狀態(例如啟用訊號EN可具有一接地位 準諸如0V)時，閘控電路210(例如及閘211)避免輸出時脈訊號CLK作為輸出訊號CLK’，具體來說，閘控電路210將輸出訊號CLK’維持在該接地位準(例如0V)。
依據本實施例，藉由停用時脈訊號CLK(例如，將輸出訊號CLK’維持在該接地位準)，記憶體控制器110(例如微處理器112)能停止耦接至輸出訊號CLK’的任一模組(例如上述多個模組的任一者)的運作，以減少該模組的耗電。例如，記憶體控制器110(例如微處理器112)可在記憶裝置100的正常模式中啟用時脈訊號CLK，以容許該模組依據被輸出作為輸出訊號CLK’的時脈訊號CLK來運作。當判斷為進入該進階省電模式時，記憶體控制器110(例如微處理器112)可停用時脈訊號CLK以使得該模組停止運作。因此，記憶體控制器110可對該些模組的任一者(例如UFS控制器118U以及系統110S的上述部分)進行時脈閘控。
依據某些實施例，閘控電路210的架構可予以變化。例如，以時脈閘控來控制的時脈訊號{CLK}的數量及/或邏輯閘的數量可予以變化。又例如，閘控電路210可包含其它任意類型的邏輯閘(例如，或閘(OR gate)、反及閘(NAND gate)等等)及/或一或多個反向器(inverter)。
依據某些實施例，記憶體控制器110可包含一控制暫存器以用來儲存微處理器112所決定(或判斷)的邏輯值。上述至少一邏輯閘中的特定邏輯閘可耦接至該控制暫存器，且可接收具有對應於該邏輯值之邏輯狀態的啟用訊號。及閘211可做為該特定邏輯閘的例子，其中及閘211可耦接至該控制暫存器，並且可接收具有對應於該邏輯值之邏輯狀態的啟用訊號。因此，微處理器112可決定該邏輯值以透過啟用訊號EN來控制該特定邏輯閘諸如及閘211。
第4圖為依據本發明一實施例繪示之於該方法中的某些符元以及參數。記憶體控制器110(例如傳輸介面電路118)以及主裝置50(例如其內對應 的傳輸介面電路)可透過某些控制符元來與彼此通訊。該些控制符元的例子可包含(但不限於)標記-2(marker-2,MK2)與填充(Filler,FLR)符元，其可分別簡稱為MK2以及FLR。記憶體控制器110以及主裝置50的其中之一可發送一對MK2符元諸如{MK2,MK2}以指出進入該進階省電模式係發送者(例如記憶體控制器110或主裝置50)所要求或確認(confirm)的，並且可為了一或多個其它目的發送多個FLR符元諸如{FLR,...,FLR}的預定數量。例如，該預定數量可為三個或其它正整數。在時間區間T0的期間，記憶體控制器110能對該些模組進行時脈閘控並且控制M實體層電路118M關閉鎖相迴路214，以使得記憶裝置100進入該進階省電模式。於喚醒記憶裝置100時，主裝置50(例如其內對應的傳輸介面電路)可利用一預定訊號(例如於一傳輸通道的差動對上之具有一預定狀態的差動訊號)諸如一準備訊號PREPARE、或利用至少一同步符元SYNC(例如一或多個同步符元)諸如一組同步符元{SYNC}，來觸發記憶裝置100。例如，在用來將記憶裝置100從該進階省電模式喚醒之一預定時間區間T2的期間，上述對應的傳輸介面電路可傳送準備訊號PREPARE或同步符元{SYNC}。記憶體控制器110可決定該預定時間區間T2的長度以容許記憶裝置100及時地從該進階省電模式被喚醒，並且可預先通知主裝置50該預定時間區間T2的長度，但本發明不限於此。在某些實施例中，該預定時間區間T2可依據預設設定來決定，例如，藉由記憶體控制器110或主裝置50。預定時間區間T2係大於用來將記憶裝置100從一正常省電模式喚醒之一預定時間區間T1，其中發送該對MK2符元諸如{MK2,MK2}可以用發送單一MK2符元取代，以指出進入該正常省電模式係發送者(例如記憶體控制器110或主裝置50)所要求或確認的，但本發明不限於此。
依據某些實施例，記憶體控制器110可進行下列運作以進入該進階省電模式。首先，記憶體控制器110可於突發結束(end of burst,EOB)時，例如在該傳輸通道上傳送之一系列的資訊(諸如資料符元)結束時，發送多個MK2符 元諸如{MK2,MK2}。例如，UFS控制器118U可透過M實體層電路118M發送MK2符元諸如{MK2,MK2}至主裝置50。之後(例如在發送該些MK2符元諸如{MK2,MK2}後)，當UFS控制器118U係閒置的(例如沒有指令要執行)且已準備好(例如已準備好開始該進階省電模式)，UFS控制器118U可請求M實體層電路118M進行省電運作，諸如用於該進階省電模式的多個省電運作。例如，UFS控制器118U可發送一進階省電模式請求至M實體層電路118M。在收到該進階省電模式請求後，M實體層電路118M可關閉鎖相迴路214並且發送一確認訊號(acknowledge,ACK)至UFS控制器118U，以指出M實體層電路118M已準備好(例如已準備好開始該進階省電模式)。例如，鎖相迴路214所產生的時脈可被用來當作用於接收或傳送符元的一參考時脈，並且可稱為符元時脈，但本發明不限於此。之後(例如在該確認訊號發送至UFS控制器118U後)，當UFS控制器118U以及M實體層電路118M已準備好(例如已準備好開始該進階省電模式)，系統110S可進行時脈閘控。例如，系統110S可對該些模組諸如UFS控制器118U以及系統110S的上述部分進行時脈閘控，以停用原來輸入至該些模組中的時脈。因此，記憶體控制器110可控制記憶裝置100進入該進階省電模式。依據某些實施例，除了關閉鎖相迴路214以外，M實體層電路118M亦可在發送該確認訊號至UFS控制器118U之前關閉M實體層電路118M中之一或多個其它子電路，以最大程度地節省電源。
依據某些實施例，記憶體控制器110可進行下列運作以離開該進階省電模式。首先，於接收到該預定訊號(諸如準備訊號PREPARE)或同步符元SYNC時，M實體層電路118M可喚醒並開啟鎖相迴路214(尤其是，啟用該符元時脈)，並且可發出一喚醒訊號至系統110S。例如，該預定訊號可代表於該傳輸通道的差動對上之具有該預定狀態的差動訊號，諸如於該傳輸通道中之接收端M-RX的差動對RXDP及RXDN所接收到的差動訊號，其中傳輸介面電路118(例如，M實體層電路118M)於接收該預定訊號時可扮演接收端M-RX的角色，但本發明不 限於此。之後，於偵測到喚醒事件(例如該喚醒訊號)時，系統110S可啟用先前被停用的該些時脈。
第5圖為依據本發明一實施例之該方法的工作流程。依據本實施例，記憶體控制器110可進行該工作流程的運作，以進入或離開該進階省電模式。
在步驟S11中，於傳送至主裝置50的期間，於突發結束時，例如於該傳輸通道上傳送的一系列的資訊(諸如資料符元)結束時，記憶體控制器110可發送多個突發結束相關符元至主裝置50，以通知主裝置50突發結束。依據本實施例，該些突發結束相關符元可包含多個MK2符元諸如{MK2,MK2}。舉例來說，UFS控制器118U可透過M實體層電路118M發送該些突發結束相關符元(例如該些MK2符元諸如{MK2,MK2})至主裝置50。
在步驟S12中，當UFS控制器118U是閒置的(例如，沒有指令要執行)且已準備好(例如，準備好開始該進階省電模式)，UFS控制器118U可請求M實體層電路118M進行省電運作，諸如用於該進階省電模式的省電運作。舉例來說，UFS控制器118U可發送一進階省電模式請求至M實體層電路118M，以請求M實體層電路進行省電運作。
在步驟S13中，在接收到該進階省電模式請求後，M實體層電路118M可關閉鎖相迴路214，並且發送一確認訊號至UFS控制器118U以指出M實體層電路118M已準備好(例如，準備好開始該進階省電模式)。舉例來說，鎖相迴路214所產生的時脈可被用來當作用於接收或傳送符元的一參考時脈，且可被稱為符元時脈，但本發明不限於此。
在步驟S14中，當UFS控制器以及M實體層電路118M已準備好(例如，準備好開始該進階省電模式)，記憶體控制器110(例如系統110S)可進行時脈閘控。舉例來說，記憶體控制器110(例如系統110S)可對該些模組諸如UFS控制器118U以及系統110S的上述部分進行時脈閘控，以停用原來輸入至該些模 組中的該些時脈。
在步驟S21中，於從主裝置50接收到一觸發訊號時，M實體層電路118M可喚醒並開啟鎖相迴路214(尤其是，啟用該符元時脈)，並且可發出一喚醒訊號至系統110S。依據本實施例，該觸發訊號可包含該預定訊號(諸如準備訊號PREPARE)或同步符元SYNC。例如，該預定訊號可代表於該傳輸通道的差動對上之具有該預定狀態的差動訊號，諸如於該傳輸通道中之接收端M-RX的差動對RXDP及RXDN所接收到的差動訊號，其中傳輸介面電路118(例如，M實體層電路118M)於接收該預定訊號時可扮演接收端M-RX的角色，但本發明不限於此。
在步驟S22中，於偵測到該喚醒事件(例如該喚醒訊號)時，系統110S可啟用先前被停用的該些時脈。
依據某些實施例，除了關閉鎖相迴路214以外，M實體層電路118M亦可於發送該確認訊號至UFS控制器118U之前，關閉M實體層電路118M之一或多個其它子電路以最大程度地節省電源。
依據某些實施例，在發送該些突發結束相關符元至主裝置50以後，記憶體控制器110可控制M實體層電路關閉其內的一時脈源(例如，鎖相迴路214)以節省電源，其中該些突發結束相關符元符合統一協定標準。舉例來說，該些突發結束相關符元可包含一對預定符元諸如{MK2,MK2}。於從主裝置50接收到該觸發訊號時，M實體層電路可自動地開啟該時脈源(例如鎖相迴路214)。尤其是，記憶體控制器110(例如該處理電路諸如微處理器112)可利用傳輸面電路118中之一第一控制器，諸如UFS控制器118U，以透過M實體層電路118M來發送該些突發結束相關符元至主裝置50，其中記憶體控制器110(例如該處理電路諸如微處理器112)可利用該第一控制器諸如UFS控制器118U來控制M實體層電路118M。為簡明起見，於本實施例中類似的說明在此不重複贅述。
第6圖為依據本發明一實施例之該方法的一第二控制方案。記憶裝置100(例如記憶體控制器110)可透過該傳輸通道傳送該對MK2符元諸如{MK2,MK2}以及該些FLR符元諸如{FLR,FLR,FLR}至主裝置50，其中該對MK2符元諸如{MK2,MK2}可指出進入該省電模式係該對MK2符元的發送者(例如記憶體控制器110)所要求的。於控制記憶裝置100進入該進階省電模式時，記憶體控制器110可停用某些時脈以對該些模組進行時脈閘控，並且可透過UFS控制器118U來控制M實體層電路118M關閉鎖相迴路214。另外，主裝置50可傳送準備訊號PREPARE或該些同步符元{SYNC}以觸發記憶裝置100醒起，例如記憶裝置100被準備訊號PREPARE或這些同步符元{SYNC}喚醒。在預定時間區間T2的期間，於控制記憶裝置100從該進階省電模式離開時，記憶體控制器110可啟用先前被停用的該些時脈，並且可透過UFS控制器118U控制M實體層電路118M開啟鎖相迴路214，而鎖相迴路214所產生的時脈可及時地變為可用的(例如，準備好以供使用)。之後，記憶體控制器110(例如傳輸介面電路118)可透過該傳輸通道從主裝置50接收突發開始(start-of-burst,SOB)符元(其可簡稱為SOB)諸如第6圖所示的SOB以及其後續符元(例如，該些FLR符元諸如{FLR,FLR}以及一系列的資料符元)。
第7圖為依據本發明一實施例之該方法的一第三控制方案。記憶裝置100(例如記憶體控制器110)可透過該傳送通道傳送一第一對MK2符元諸如{MK2,MK2}至主裝置50，以指出進入該進階省電模式係該第一對MK2符元的發送者(例如記憶體控制器110)所要求的，而主裝置50可透過該傳送通道傳送一第二對MK2符元諸如{MK2,MK2}以及該些FLR符元諸如{FLR,FLR,FLR}至記憶裝置100，其中該第二對MK2符元諸如{MK2,MK2}可指出進入該進階省電模式係該第二對MK2符元的發送者(例如主裝置50)所確認的。於控制記憶裝置100進入該進階省電模式時，記憶體控制器可停用某些時脈以對該些模組進行時 脈閘控，並且可透過UFS控制器118U來控制M實體層電路118M關閉鎖相迴路214。另外，主裝置50可傳送準備訊號PREPARE或該些同步符元{SYNC}以觸發記憶裝置100醒起，例如記憶裝置100被準備訊號PREPARE或這些同步符元{SYNC}喚醒。在預定時間區間T2的期間，於控制記憶裝置100從該進階省電模式離開時，記憶體控制器110可啟用先前被停用的該些時脈，並且可透過UFS控制器118U控制M實體層電路118M開啟鎖相迴路214，而鎖相迴路214所產生的時脈可及時地變為可用的(例如，準備好以供使用)。之後，記憶體控制器110(例如傳輸介面電路118)可透過該傳輸通道從主裝置50接收突發開始符元諸如第7圖所示的SOB以及其後續符元(例如，該些FLR符元諸如{FLR,FLR}以及一系列的資料符元)。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子裝置
50:主裝置
52:處理器
54:電源供應電路
100:記憶裝置
110:記憶體控制器
112:微處理器
112M:唯讀記憶體
112C:程式碼
114:控制邏輯電路
116:隨機存取記憶體
118:傳輸介面電路
118U:UFS控制器
118M:M實體層電路
120:非揮發性記憶體
122-1、122-2、...、122-N:非揮發性記憶體元件

Claims (19)

  1. 一種在一記憶裝置中進行省電控制的方法，該方法適用於(applicable to)該記憶裝置之一記憶體控制器，該記憶裝置包含該記憶體控制器以及一非揮發性記憶體(non-volatile memory,NV memory)，該非揮發性記憶體包含至少一非揮發性記憶體元件，該方法包含：在傳送至一主裝置的期間，發送多個突發結束相關符元(end of burst(EOB)-related symbol)至該主裝置，以通知該主裝置突發結束；控制一實體層(physical layer,PHY)電路關閉該實體層電路中之一時脈源以節省電源，其中該實體層電路係位於該記憶體控制器中之一傳輸介面電路中，以及該傳輸介面電路係用來為該記憶裝置，和該主裝置進行通訊；以及於從該主裝置收到一觸發訊號時，利用該實體層電路來開啟該時脈源；其中該些突發結束相關符元包含一對預定符元。
  2. 如申請專利範圍第1項所述之方法，另包含：利用該傳輸介面電路中之一第一控制器以透過該實體層電路發送該些突發結束相關符元至該主裝置，其中該記憶體控制器利用該第一控制器來控制該實體層電路。
  3. 如申請專利範圍第2項所述之方法，另包含：當該第一控制器係閒置的且已準備好開始一進階省電模式，利用該第一控制器來請求該實體層電路進行省電運作。
  4. 如申請專利範圍第3項所述之方法，另包含： 利用該第一控制器來發送一進階省電模式請求至該實體層電路，以請求該實體層電路進行省電運作；以及在該實體層電路收到該進階省電模式請求之後，利用該實體層電路來關閉該時脈源，並且發送一確認訊號至該第一控制器，以指出該實體層電路已準備好開始該進階省電模式。
  5. 如申請專利範圍第2項所述之方法，另包含：當該第一控制器以及該實體層電路已準備好開始一進階省電模式時，控制該記憶體控制器進行時脈閘控(gating)。
  6. 如申請專利範圍第5項所述之方法，其中該記憶體控制器對該記憶體控制器之多個模組進行時脈閘控，以停用(disable)原來輸入至該些模組中的時脈，其中該些模組包含該第一控制器。
  7. 如申請專利範圍第2項所述之方法，其中該第一控制器係一通用快閃記憶體儲存(Universal Flash Storage,UFS)控制器。
  8. 如申請專利範圍第1項所述之方法，其中該時脈源係一鎖相迴路(phase-locked loop,PLL)。
  9. 如申請專利範圍第1項所述之方法，其中該些突發結束相關符元符合統一協定(Unified Protocol,UniPro)標準。
  10. 一種記憶裝置，包含： 一非揮發性記憶體(non-volatile memory,NV memory)，用來儲存資訊，其中該非揮發性記憶體包含至少一非揮發性記憶體元件；以及一記憶體控制器，耦接至該非揮發性記憶體，用來控制該記憶裝置的運作，其中該記憶體控制器包含：一處理電路，用來依據來自一主裝置之複數個主裝置指令來控制該記憶體控制器，以容許該主裝置透過該記憶體控制器存取該非揮發性記憶體；以及一傳輸介面電路，耦接至該處理電路，用來為該記憶裝置，和該主裝置進行通訊，其中該傳輸界面電路包含：一實體層(physical layer,PHY)電路，用來為該傳輸介面電路進行實體層運作；其中：在傳送至該主裝置的期間，該記憶體控制器發送多個突發結束相關符元(end of burst(EOB)-related symbol)至該主裝置，以通知該主裝置突發結束；該記憶體控制器控制該實體層電路關閉該實體層電路中之一時脈源以節省電源；以及於從該主裝置收到一觸發訊號時，該實體層電路開啟該時脈源；其中該些突發結束相關符元包含一對預定符元。
  11. 如申請專利範圍第10項所述之記憶裝置，其中該傳輸介面電路另包含：一第一控制器，耦接至該實體層電路，用來透過該實體層電路發送該些突發結束相關符元至該主裝置，其中該記憶體控制器利用該第一控制 器來控制該實體層電路。
  12. 如申請專利範圍第11項所述之記憶裝置，其中當該第一控制器係閒置的且已準備好開始一進階省電模式，該第一控制器請求該實體層電路進行省電運作。
  13. 如申請專利範圍第12項所述之記憶裝置，其中該第一控制器發送一進階省電模式請求至該實體層電路，以請求該實體層電路進行省電運作；以及在收到該進階省電模式請求之後，該實體層電路關閉該時脈源並且發送一確認訊號至該第一控制器，以指出該實體層電路已準備好開始該進階省電模式。
  14. 如申請專利範圍第11項所述之記憶裝置，其中當該第一控制器以及該實體層電路已準備好開始一進階省電模式時，該記憶體控制器進行時脈閘控(gating)。
  15. 如申請專利範圍第14項所述之記憶裝置，其中該記憶體控制器對該記憶體控制器之多個模組進行時脈閘控，以停用(disable)原來輸入至該些模組中的時脈，其中該些模組包含該第一控制器。
  16. 如申請專利範圍第11項所述之記憶裝置，其中該第一控制器係一通用快閃記憶體儲存(Universal Flash Storage,UFS)控制器。
  17. 如申請專利範圍第10項所述之記憶裝置，其中該時脈源係一鎖相迴 路(phase-locked loop,PLL)。
  18. 一種包含如申請專利範圍第10項所述之記憶裝置的電子裝置，該電子裝置另包含：該主裝置，耦接至該記憶裝置，其中該主裝置包含：至少一處理器，用來控制該主裝置的運作；以及一電源供應電路，耦接至該至少一處理器，用來提供電源給該至少一處理器以及該記憶裝置；其中該記憶裝置提供儲存空間給該主裝置。
  19. 一種記憶裝置的記憶體控制器，該記憶裝置包含該記憶體控制器以及一非揮發性記憶體(non-volatile memory,NV memory)，該非揮發性記憶體包含至少一非揮發性記憶體元件，該記憶體控制器包含：一處理電路，用來依據來自一主裝置之複數個主裝置指令來控制該記憶體控制器，以容許該主裝置透過該記憶體控制器存取該非揮發性記憶體；以及一傳輸介面電路，耦接至該處理電路，用來為該記憶裝置，和該主裝置進行通訊，其中該傳輸界面電路包含：一實體層(physical layer,PHY)電路，用來為該傳輸介面電路進行實體層運作；其中：在傳送至該主裝置的期間，該記憶體控制器發送多個突發結束相關符元(end of burst(EOB)-related symbol)至該主裝置，以通知該主裝置突發結束； 該記憶體控制器控制該實體層電路關閉該實體層電路中之一時脈源以節省電源；以及於從該主裝置收到一觸發訊號時，該實體層電路開啟該時脈源；其中該些突發結束相關符元包含一對預定符元。
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