KR100845527B1 - 메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법 - Google Patents

메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법 Download PDF

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Abstract

여기에 개시된 메모리 장치는 메모리; 그리고 ATA 호스트와 접속되며, 상기 메모리에 대한 액세스를 제어하는 메모리 컨트롤러를 포함하되; 상기 메모리 컨트롤러는 상기 메모리를 액세스하는 메모리 인터페이스; 및 상기 ATA 호스트의 통신 속도 정보에 따라서 상기 메모리 인터페이스가 상기 메모리에 액세스하는 주기를 제어하는 컨트롤러를 포함한다.

Description

메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법{Memory device and method of contolling clock cycle of Memory Controller}
도 1은 본 발명의 제 1 실시예에 따른 메모리 장치를 도시한 블럭도이다.
도 2는 도 1에 도시된 메모리 장치의 동작을 도시한 순서도이다.
도 3은 본 발명의 제 2 실시예에 따른 메모리 장치를 도시한 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 메모리 장치 121 : ATA 인터페이스
122 : 클럭 발생기 123 : 클럭 제어기
124 : 낸드 인터페이스 125 : 시스템 버스
110 : 낸드 메모리 200 : ATA 호스트
본 발명은 SSD(Solid State Disk)에 관한 것으로, 구체적으로는 SSD 컨트롤러의 시스템(System) 클럭 주파수(Clock Frequency)와 낸드 플래시(NAND Flash) 접근 싸이클(Access cycle)을 제어하는 방법에 관한 것이다.
CPU 처리 속도는 빠르게 증가하는 반면, 스토리지(Storage)에서 데이타를 읽 어오는 I/O(Input/Output) 부분의 기술발전의 속도는 상대적으로 늦게 발전하고 있다. 따라서, 데이터처리가 많은 애플리케이션의 경우, CPU의 처리 속도가 빠르더라도 I/O 병목으로 인하여 시스템의 전체적인 성능은 떨어질 수밖에 없다.
최근 메모리 가격의 급락으로 인하여 메모리를 이용한 세컨더리 스토리지(Secondary Storage)를 많이 사용하고 있다. 즉, 낸드 플래시 메모리(NAND Flash Memory)와 같은 메모리를 이용한 세컨더리 스토리지를 고체상태 디스크(SSD:Solid State Disk)(이하 "SSD"라 한다.)라 한다.
SSD는 ATA 인터페이스를 통하여 호스트(Host)와 접속한다. ATA란 "Advance Technology Attachment"의 약자로서 프로세서가 하드 디스크를 억세스하기 위한 시스템 버스 인터페이스를 의미한다.
ATA 전송 모드는 전송 속도에 따라 가장 오래된 PIO(Programmed Input/Output) 모드, DMA(Direct Memory Access) 모드, 그리고 울트라(Ultra) DMA 모드가 있다.
표 1은 ATA 전송 모드중 PIO 모드의 시스템 클럭 신호의 싸이클 타임과 데이터의 최대 전송률을 나타내고, 표 2는 ATA 전송 모드중 UDMA(Ultra Direct Memory Access) 모드의 시스템 클럭 신호의 싸이클 타임과 데이터의 최대 전송률을 나타낸다.
PIO 모드 싸이클 타임(ns) 최대 전송률(MB/s)
모드 0 600 3.3
모드 1 383 5.2
모드 2 240 8.3
모드 3 180 11.1
모드 4 120 16.7
UDMA 모드 싸이클 타임(ns) 최대 전송률(MB/s)
모드 0 58 16.7
모드 1 38 25.0
모드 2 29 33.3
모드 3 22 44.4
모드 4 14 66.7
프로그램화된 I/O 모드(PIO:Programmed I/O mode)란 시스템 중앙처리장치와 지원 하드웨어가 직접적으로 시스템과 하드디스크 사이의 데이터 전송을 통제하는 기술이다. 프로그램화된 I/O는 시스템 중앙처리장치(CPU:Central Process Unit)에 의해서 실행되기 때문에 시스템 프로세서가 특수한 I/O 기억장소를 사용해서 데이터를 드라이브에 전송하거나 드라이브로부터 데이터를 전송받는 명령을 수행한다. 따라서, 시스템이 전송해야 하는 데이터가 많아질수록 중앙처리장치의 속도가 더 느려지는 것을 의미한다.
그러므로, 프로그램화된 I/O 모드는 신형 시스템에서 더 이상 사용되지 않고, DMA 모드 또는 울트라 DMA 모드에 의해서 대체되게 된다.
DMA(Direct Memory Access)란 중앙처리장치를 완전히 분리시켜서 하드디스크와 시스템 메모리가 직접적으로 상호 연락하도록 하는 역할을 수행한다.
DMA 모드란 프로세서 없이 주변장치가 직접적으로 메모리로부터 정보를 전송하는 전송 프로토콜을 가리키고, 울트라(Ultra) DMA 모드란 DMA 모드에 이중 변환 클로킹(Double Transition Clocking) 기술을 적용한 것을 의미한다.
이중 변환 클로킹(Double Transition Clocking)이란 데이터를 클럭(Clock)의 올라가는 가장자리(Rising edge)와 내려가는 가장자리(falling edge) 양쪽에서 전송하는 기술을 의미한다.
따라서, 울트라 DMA(UDMA) 모드는 이중 변환 클로킹 기술을 이용하여 DMA 모드에 비해서 데이터 전송량이 2배가 된다.
SSD를 사용하는 시스템의 동작 전력을 감소하기 위해서는 SSD 역시 장치에서 성능 손실이 없는 범위에서 가장 낮은 전력 소모를 가지도록 제어되어야 한다.
예를 들면, SSD의 전송속도가 최대 UDMA 모드2(33MHz)까지 지원가능한 경우 ATA 호스트가 PIO 모드2(16.7MHz)를 사용하여 SSD에 접속하는 경우를 가정한다. SSD의 클럭이 고정된 경우라면 SSD는 33MHz로 동작할 것이다. 또한, 메모리를 억세스하는 제어 신호도 시스템 클럭에 동기되어 동작한다. 즉, 전력소모는 클럭의 주파수에 비례하므로 ATA 호스트가 PIO 모드2로 동작하는 동안 SSD는 성능의 향상 없이 더 많은 전력을 소모하게 된다.
따라서, 호스트의 전송 속도에 따라 시스템 클럭 싸이클을 제어하고 낸드 메모리 제어 신호의 접근 속도를 제어가능한 장치 및 방법을 제안한다.
따라서 본 발명의 목적은 SSD의 전력 소모를 감소시키는 장치 및 방법을 제공한다.
상기의 과제를 이루기 위하여 본 발명에 의한 메모리 장치는 메모리; 그리고 ATA 호스트와 접속되며, 상기 메모리에 대한 액세스를 제어하는 메모리 컨트롤러를 포함하되; 상기 메모리 컨트롤러는 상기 메모리를 액세스하는 메모리 인터페이스; 및 상기 ATA 호스트의 통신 속도 정보에 따라서 상기 메모리 인터페이스가 상기 메모리에 액세스하는 주기를 제어하는 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 통신 속도 정보는 ATA 전송 모드 정보를 포함한다.
이 실시예에 있어서, 상기 컨트롤러는 상기 ATA 전송 모드에 따라 상기 메모리 컨트롤러의 시스템 클럭 싸이클을 결정한다.
이 실시예에 있어서, 상기 시스템 클럭 싸이클은 상기 ATA 전송 모드의 시스템 클럭 싸이클 타임에 반비례하고 상기 메모리 컨트롤러의 시스템 버스의 폭에 비례한다.
이 실시예에 있어서, 상기 액세스하는 주기는 상기 메모리 인터페이스에서 발생되는 기입 인에이블 신호 및 독출 인에이블 신호의 활성화 주기인 것을 특징으로 한다.
이 실시예에 있어서, 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호의 활성화 주기는 상기 결정된 ATA 전송 모드의 싸이클 타임에 반비례하고, 상기 메모리 인터페이스의 버스의 폭에 비례한다.
이 실시예에 있어서, 상기 ATA 전송 모드는 PIO(Programmed Input/Output) 모드, DMA(Direct Memory Access) 모드, 그리고 UDMA(Ultra Direct Memory Access) 모드를 포함한다.
이 실시예에 있어서, 상기 기입 인에이블 신호가 활성화될 때 상기 ATA 호스트로부터 전송된 데이터가 상기 메모리에 저장된다.
이 실시예에 있어서, 상기 독출 인에이블 신호가 활성화될 때 상기 메모리에 저장된 데이터를 독출한다.
이 실시예에 있어서, 상기 메모리는 낸드 플래시 메모리인 것을 특징으로 한다.
본 발명에 의한 메모리 컨트롤러의 클럭 싸이클 제어 방법에 있어서: ATA 호스트의 ATA 명령을 수신하는 제1 단계; 상기 ATA 명령에 응답하여 상기 호스트와 메모리 컨트롤러의 ATA 전송 모드를 결정하는 제2 단계; 그리고 상기 결정된 ATA 전송 모드에 따라 상기 메모리 컨트롤러의 시스템 클럭 싸이클과 상기 메모리에 대한 접근 싸이클을 설정하는 제3 단계를 포함한다.
이 실시예에 있어서, 상기 메모리 컨트롤러는 메모리를 억세스하는 메모리 인터페이스를 포함하며, 상기 제3 단계에서 상기 메모리에 대한 접근 싸이클은 상기 결정된 ATA 전송 모드의 시스템 클럭 싸이클 타임에 반비례하고, 상기 메모리 인터페이스의 버스 폭에 비례한다.
이 실시예에 있어서, 상기 제3 단계에서 상기 메모리 컨트롤러의 시스템 클럭 싸이클은 상기 결정된 ATA 전송 모드의 시스템 클럭 싸이클 타임에 반비례하고, 상기 메모리 컨트롤러의 시스템 버스의 폭에 비례한다.
(실시예)
이하 본 발명에 실시예에 따른 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 장치를 도시한 블럭도이고, 도 2는 도 1에 도시된 메모리 장치의 동작을 도시한 순서도이다. 도 1 내지 도 2에 따르면, 메모리 장치(100)는 ATA 호스트(200)와 ATA 인터페이스를 통하여 접속된다. 메모리 장치(100)는 낸드(NAND) 메모리(110), 메모리 컨트롤러(120)로 구성된다.
낸드 메모리(110)는 낸드 플래시 메모리(NAND Flash Memory)로 구성된 메모리이다. 메모리 컨트롤러(120)는 ATA 인터페이스(121), 클럭 생성기(122), 클럭 제어기(123), 낸드 인터페이스(124), 그리고 시스템 버스(125)로 구성된다.
ATA 호스트(200)는 ATA 인터페이스(121)를 통하여 메모리 장치(100)를 억세스한다. 메모리 컨트롤러(120)는 낸드 인터페이스(124)를 통하여 낸드 메모리(110)를 억세스한다. 클럭 생성기(122)는 메모리 컨트롤러(120)의 시스템 클럭을 생성한다. 클럭 제어기(123)은 ATA 호스트의 명령을 분석하여 클럭 생성기에서 발생된 시스템 클럭의 싸이클(Cycle)을 제어하고, 낸드 인터페이스(124)의 제어 신호들(RE, WE)의 접근 싸이클을 제어한다.
독출 인에이블 신호(RE)는 낸드 메모리(110)내에 저장된 데이터를 독출하기 위한 제어 신호를 의미한다. 기입 인에이블 신호(WE)는 데이터를 낸드 메모리(110)내에 저장하기 위한 제어 신호를 의미한다.
독출 인에이블 신호(RE)에 응답하여 낸드 메모리(110)내에 저장된 데이터는 낸드 인터페이스(124)의 데이터 버스(FIO[7:0])를 통해 독출되고, 기입 인에이블 신호(WE)에 응답하여 ATA 호스트(121)로부터 전송된 데이터는 낸드 인터페이스(124)의 데이터 버스(FIO[7:0])를 통해 낸드 메모리(110)내에 저장된다.
메모리 컨트롤러(120)가 낸드 인터페이스(124)를 통하여 낸드 메모리(110)를 억세스하기 위한 제어 신호들(RE, WE)은 마치 클럭(Clock)과 같이 토글(toggle)되는 신호이다. 따라서, 제어 신호들(RE, WE)의 접근 싸이클이란 제어 신호들(RE, WE)의 최소의 토글 주기를 의미한다.
S210 단계에서 ATA 호스트(200)는 메모리 컨트롤러(120)에 인터페이스에 관한 정보를 요청한다. 즉, ATA 호스트(200)는 ATA 인터페이스를 통하여 최대 전송 속도에 관한 정보를 메모리 장치(100)에 요청한다.
S220 단계에서 메모리 컨트롤러(120)는 ATA 호스트(200)에 인터페이스에 관한 정보를 전송한다. 즉, 메모리 장치(100)는 ATA 인터페이스를 통하여 최대 전송 속도에 관한 정보를 ATA 호스트(200)에 전송한다.
S230 단계에서 ATA 호스트(200)는 메모리 컨트롤러(120)의 ATA 모드를 결정한다.
S240 단계에서 클럭 제어기(123)는 결정된 ATA 모드에 따라 시스템 클럭(sclk)의 싸이클(Fsys)을 제어한다. 클럭 생성기(122)는 클럭 제어기(123)의 제어에 응답하여 수학식 1에 의하여 시스템 클럭(sclk)의 싸이클(Fsys)을 생성한다. 수학식 1은 ATA 모드에 따른 메모리 컨트롤러의 시스템 클럭 싸이클(Fsys)을 나타낸다.
또한, 클럭 제어기(123)는 결정된 ATA 모드에 따라 낸드 인터페이스(124)의 제어 신호(RE, WE)를 제어한다. 낸드 인터페이스(124)는 클럭 제어기(123)의 제어 에 응답하여 제어 신호들(RE, WE)을 생성한다.
수학식 1은 ATA 모드와 시스템 버스 폭에 따른 메모리 컨트롤러의 시스템 클럭 싸이클(Fsys)을 계산하는 식이고, 수학식 2는 ATA 모드와 메모리 데이터 버스 폭(FIO[7:0])에 따른 메모리 제어 신호들(RE, WE)의 접근 싸이클(NTcyc)을 계산하는 식이다.
Fsys = 1/Tcyc * Bwidth
Tcyc란 ATA 모드에 따른 싸이클 타임(ns)을 의미한다. 앞서 언급한 표 1에는 ATA 모드가 PIO 모드인 경우 시스템 클럭 신호의 싸이클 타임을 나타내고, 앞서 언급한 표 2에는 ATA 모드가 UDMA 모드인 경우 시스템 클럭 신호의 싸이클 타임을 나타낸다. Bwidth는 시스템 버스(125)의 폭(비트수)을 16비트로 나눈 것을 의미한다.
예를 들면, ATA 인터페이스(150)는 16비트로 고정되어 있고, 마이크로 컨트롤러(120)의 시스템 버스(125)는 32비트로 가정한다. 이 경우 Bwidth는 2이다.
ATA 호스트(200)가 PIO 모드2로 메모리 컨트롤러(120)와 인터페이스한다면, 메모리 컨트롤러(120)의 시스템 클럭(Fsys)은 수학식 1에 따라 1/120ns * 2 = 16.7MHz이다.
NTcyc = 1/Tcyc * Fwidth
Fwidth는 NAND 인터페이스의 버스(FIO[7:0]) 폭을 의미한다. 본 발명에서는 NAND 인터페이스의 버스(FIO[7:0]) 폭은 8bit이므로, Fwidth는 2이다. 즉, 8비트인 경우 2이고, 16비트인 경우 1이다.
예를 들면, 메모리 버스(FIO[7:0])는 8비트로 고정되었다. ATA 호스트(200)가 PIO 모드2로 메모리 컨트롤러(120)와 인터페이스한다면, 낸드 인터페이스의 제어 신호(RE, WE)의 접근 싸이클은 수학식 2에 따라 1/120ns * 2 = 16.7MHz이다.
즉, 메모리 컨트롤러의 시스템 버스는 32비트이고, 메모리 버스는 8비트인 경우 ATA 호스트(200)가 PIO 모드2(16.7MHz)로 동작한다면 메모리 컨트롤러의 시스템 클럭은 16.7MHz로 동작하고, 메모리 제어 신호의 접근 싸이클도 16.7MHz로 하는 것이 성능의 감소없이 메모리 컨트롤러의 전력을 감소시킬 수 있다.
따라서, 본 발명은 ATA 모드에 따라 내부의 시스템 버스의 폭을 고려하여 메모리 컨트롤러의 클럭을 발생하고, ATA 모드 및 메모리를 억세스하는 데이터 버스의 폭을 고려하여 메모리를 제어하는 신호들의 접근 속도를 제어하는 것이 메모리 컨트롤러의 성능의 감소없이 메모리 컨트롤러의 전력을 감소시킬 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 메모리 장치를 도시한 블럭도이다. 메모리 장치(300)는 도 1에 도시된 메모리 장치(100)내의 클럭 제어기(123)를 클럭 생성기(122) 외부에 도시한 블럭도이다. 도 3에 따르면, 클럭 제어기(323)는 시스템 버스(325)를 통하여 클럭 생성기(322)와 낸드 인터페이스(324)를 제어한다. 이하, 중복되는 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같이 이루어지는 본 발명은 메모리 컨트롤러의 클럭 싸이클과 메모리에 대한 제어 신호의 접근 싸이클을 제어하여 메모리 컨트롤러의 전력을 감소하는 효과가 있다.

Claims (13)

  1. 메모리; 그리고
    ATA 호스트의 요청에 따라 상기 메모리와 데이터 통신하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는,
    상기 ATA 호스트의 ATA 전송 모드에 따라 상기 메모리 컨트롤러의 시스템 클럭 주기를 상기 ATA 전송 모드의 클럭 주기에 반비례하고 상기 메모리 컨트롤러의 시스템 버스의 폭에 비례하도록 제어하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리는 불휘발성 메모리를 포함하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리로부터 데이터를 독출하거나 상기 메모리에 데이터를 저장하도록 하는 메모리 제어 신호를 생성하고, 상기 ATA 호스트의 ATA 전송 모드에 따라 상기 메모리 제어 신호의 접근 주기를 상기 ATA 전송 모드의 시스템 클럭 주기에 반비례하고 상기 메모리 컨트롤러의 시스템 버스의 폭에 비례하도록 제어하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 제어 신호는,
    상기 메모리로부터 데이터를 독출하도록 하는 기입 인에이블 신호; 및
    상기 메모리에 데이터를 저장하도록 하는 독출 인에이블 신호를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 메모리 제어 신호의 접근 주기는 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호의 활성화 주기를 포함하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 기입 인에이블 신호 및 상기 독출 인에이블 신호는 클럭과 같이 주기적으로 토글되는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 ATA 전송 모드는 PIO(Programmed Input/Output) 모드, DMA(Direct Memory Access) 모드 및 UDMA(Ultra Direct Memory Access) 모드를 포함하는 메모리 장치.
  8. 제 4 항에 있어서,
    상기 기입 인에이블 신호가 활성화될 때 상기 ATA 호스트로부터 전송된 데이터가 상기 메모리에 저장되는 메모리 장치.
  9. 제 4 항에 있어서,
    상기 독출 인에이블 신호가 활성화될 때 상기 메모리에 저장된 데이터를 독출하는 메모리 장치.
  10. 제1항에 기재된 메모리 장치를 포함하는 고체 상태 디스크.
  11. 메모리 컨트롤러의 구동 방법에 있어서:
    ATA 호스트의 ATA 명령을 수신하는 제1 단계;
    상기 ATA 명령에 응답하여 상기 ATA 호스트와 상기 메모리 컨트롤러의 ATA 전송 모드를 결정하고, 메모리의 제어 신호를 생성하는 제2 단계; 그리고
    상기 결정된 ATA 전송 모드에 따라 상기 메모리 컨트롤러의 시스템 클럭 주기 및 상기 메모리의 제어 신호의 접근 주기를 설정하는 제3 단계를 포함하되,
    상기 메모리의 제어 신호의 접근 주기는 상기 ATA 호스트의 시스템 클럭 주기에 반비례하고 상기 메모리 컨트롤러의 시스템 버스의 폭에 비례하는 메모리 컨트롤러의 동작 방법.
  12. 제 11 항에 있어서,
    상기 메모리의 제어 신호는,
    상기 메모리로부터 데이터를 독출하도록 하는 기입 인에이블 신호; 및
    상기 메모리에 데이터를 저장하도록 하는 독출 인에이블 신호를 포함하는 메모리 컨트롤러의 동작 방법.
  13. 제 11 항에 있어서,
    상기 제3 단계에서 상기 메모리 컨트롤러의 시스템 클럭 주기는 상기 결정된 ATA 전송 모드의 시스템 클럭 주기에 반비례하고, 상기 메모리 컨트롤러의 시스템 버스의 폭에 비례하는 메모리 컨트롤러의 동작 방법.
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US11/951,453 US20080140879A1 (en) 2006-12-06 2007-12-06 Apparatus and Methods for Controlling Memory Access Responsive to an ATA Transmission Parameter

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130290606A1 (en) * 2012-04-30 2013-10-31 Apple Inc. Power management for a system having non-volatile memory
KR102325453B1 (ko) 2014-12-04 2021-11-11 삼성전자주식회사 반도체 장치의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030017771A (ko) * 2001-08-22 2003-03-04 엘지전자 주식회사 동기식 데이터 전송장치
KR20040073127A (ko) * 2003-02-13 2004-08-19 엘지전자 주식회사 프로토타이핑 보드의 클럭 동기화 장치 및 방법
JP2006024291A (ja) 2004-07-08 2006-01-26 Sony Corp データ記録装置及びデータ再生装置並びにデータ記録再生装置とその記録再生方法
KR20060055518A (ko) * 2003-08-06 2006-05-23 마쯔시다덴기산교 가부시키가이샤 반도체 메모리 카드, 액세스 장치 및 액세스 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6260127B1 (en) * 1998-07-13 2001-07-10 Compaq Computer Corporation Method and apparatus for supporting heterogeneous memory in computer systems
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US7065661B2 (en) * 2002-12-16 2006-06-20 Emc Corporation Using request and grant signals to read revision information from an adapter board that interfaces a disk drive
US7543085B2 (en) * 2002-11-20 2009-06-02 Intel Corporation Integrated circuit having multiple modes of operation
JP4179920B2 (ja) * 2003-04-30 2008-11-12 株式会社リコー 緩衝バッファ回路
US6993600B1 (en) * 2003-05-07 2006-01-31 Integrated Memory Logic, Inc. Write control sequencer for optical read/write and DVD combination integrated circuit
WO2005003952A1 (ja) * 2003-07-07 2005-01-13 Hitachi Ulsi Systems Co., Ltd. 記憶装置および記憶システム
JP2005031729A (ja) * 2003-07-07 2005-02-03 Fujitsu Ltd ディスク制御装置、ディスク装置、ディスク制御方法、ディスク制御プログラム
JP4156499B2 (ja) * 2003-11-28 2008-09-24 株式会社日立製作所 ディスクアレイ装置
US7788427B1 (en) * 2005-05-05 2010-08-31 Marvell International Ltd. Flash memory interface for disk drive
US7574541B2 (en) * 2004-08-03 2009-08-11 Lsi Logic Corporation FIFO sub-system with in-line correction
US7568075B2 (en) * 2005-09-22 2009-07-28 Hitachi, Ltd. Apparatus, system and method for making endurance of storage media
KR101247247B1 (ko) * 2005-11-30 2013-03-25 삼성전자주식회사 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템
JP2008146581A (ja) * 2006-12-13 2008-06-26 Texas Instr Japan Ltd メモリバス共有システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030017771A (ko) * 2001-08-22 2003-03-04 엘지전자 주식회사 동기식 데이터 전송장치
KR20040073127A (ko) * 2003-02-13 2004-08-19 엘지전자 주식회사 프로토타이핑 보드의 클럭 동기화 장치 및 방법
KR20060055518A (ko) * 2003-08-06 2006-05-23 마쯔시다덴기산교 가부시키가이샤 반도체 메모리 카드, 액세스 장치 및 액세스 방법
JP2006024291A (ja) 2004-07-08 2006-01-26 Sony Corp データ記録装置及びデータ再生装置並びにデータ記録再生装置とその記録再生方法

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