CN110580095A - 省电控制的方法、记忆装置及存储器控制器、电子装置 - Google Patents

省电控制的方法、记忆装置及存储器控制器、电子装置 Download PDF

Info

Publication number
CN110580095A
CN110580095A CN201910485675.2A CN201910485675A CN110580095A CN 110580095 A CN110580095 A CN 110580095A CN 201910485675 A CN201910485675 A CN 201910485675A CN 110580095 A CN110580095 A CN 110580095A
Authority
CN
China
Prior art keywords
memory
controller
circuit
memory controller
phy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910485675.2A
Other languages
English (en)
Other versions
CN110580095B (zh
Inventor
赵文吉
郭国铨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Motion Inc
Original Assignee
Silicon Motion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Motion Inc filed Critical Silicon Motion Inc
Publication of CN110580095A publication Critical patent/CN110580095A/zh
Application granted granted Critical
Publication of CN110580095B publication Critical patent/CN110580095B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)

Abstract

本发明公开了省电控制的方法、记忆装置及存储器控制器、和电子装置。所述方法适用于所述存储器控制器，且所述记忆装置包括所述存储器控制器以及非挥发性存储器。所述方法可包括：在传送至主装置的期间，发送突发结束相关符元至所述主装置，以通知所述主装置突发结束；控制实体层电路关闭所述实体层电路中的时脉源以节省电源，其中所述实体层电路是位于所述存储器控制器中的传输接口电路中，以及所述传输接口电路是用来为所述记忆装置与所述主装置进行通信；从所述主装置收到触发信号时，利用所述实体层电路来开启所述时脉源。本发明通过用于省电控制的多个控制方案，能确保电子装置以及记忆装置不会遭受额外的耗电问题。

Description

省电控制的方法、记忆装置及存储器控制器、电子装置
技术领域
本发明关于存储器控制，尤指一种在一记忆装置中进行省电控制的方法以及装置，例如，针对用于行动产业处理器接口(Mobile Industry Processor Interface,MIPI)联盟的统一协议(Unified Protocol,UniPro)标准(简称为MIPI统一协议标准)的MK2延伸的阶段。
背景技术
包括有一闪存的存储装置可用来存储数据，而存取所述闪存的管理相当复杂。举例来说，所述存储装置可为一记忆卡、一固态硬盘、或一嵌入式存储装置(诸如符合通用闪存存储(Universal Flash Storage,UFS)标准(简称UFS标准)的嵌入式存储装置)。当一制造商尝试依据MIPI统一协议标准来加强所述存储装置的某些特征时，可能会发生某些问题。尤其是，现有技术无法提供妥善的解决方法来实现省电控制机制。因此，需要一种新颖的方法以及相关架构，已在没有副作用或较不会带来副作用的情况下解决现有技术的问题。
发明内容
因此，本发明的一目的在于公开一种在一记忆装置中进行省电控制的方法以及装置，例如，针对用于MIPI统一协议标准的MK2延伸的阶段，以解决上述问题。
本发明至少一实施例公开一种在一记忆装置中进行省电控制的方法，其中所述方法适用于(applicable to)所述记忆装置的一存储器控制器。所述记忆装置可包括所述存储器控制器以及一非挥发性存储器(non-volatile memory,NV memory)，且所述非挥发性存储器可包括至少一非挥发性存储器组件(例如，一或多个非挥发性存储器组件)，所述方法可包括：在传送至一主装置的期间，发送多个突发结束相关符元(end of burst(EOB)-related symbol)至所述主装置，以通知所述主装置突发结束；控制一实体层(physicallayer,PHY)电路关闭所述实体层电路中的一时脉源以节省电源，其中所述实体层电路是位于所述存储器控制器中的一传输接口电路中，以及所述传输接口电路是用来为所述记忆装置，和所述主装置进行通信；以及于从所述主装置收到一触发信号时，利用所述实体层电路来开启所述时脉源。
除了上述方法以外，本发明亦公开一种记忆装置，且所述记忆装置包括一非挥发性存储器以及一存储器控制器。所述非挥发性存储器是用来存储信息，其中所述非挥发性存储器可包括至少一非挥发性存储器组件(例如，一或多个非挥发性存储器组件)。所述存储器控制器耦接至所述非挥发性存储器，且所述存储器控制器是用来控制所述记忆装置的运作。另外，所述存储器控制器包括一处理电路，且所述处理电路是用来依据来自一主装置的多个主装置指令来控制所述存储器控制器，以容许所述主装置通过所述存储器控制器存取所述非挥发性存储器。此外，所述存储器控制器还包括耦接至所述处理电路的一传输接口电路，且所述传输接口电路是用来为所述记忆装置，和所述主装置进行通信。例如，所述传输接口电路可包括用来为所述传输接口电路进行实体层运作的一实体层电路。在传送至所述主装置的期间，所述存储器控制器可发送多个突发结束相关符元(end of burst(EOB)-related symbol)至所述主装置，以通知所述主装置突发结束。所述存储器控制器可控制所述实体层电路关闭所述实体层电路中的一时脉源以节省电源。于从所述主装置收到一触发信号时，所述实体层电路可开启所述时脉源。
依据某些实施例，本发明亦公开一相关电子装置。所述电子装置可包括上述记忆装置，且可还包括耦接至所述记忆装置的所述主装置。所述主装置可包括：至少一处理器，用于控制所述主装置的运作；以及一电源供应电路，耦接至所述至少一处理器，用于提供电源给所述至少一处理器以及所述记忆装置。另外，所述记忆装置可提供存储空间给所述主装置。
除了上述方法以外，本发明亦公开一种记忆装置的存储器控制器，其中所述记忆装置包括所述存储器控制器以及一非挥发性存储器。所述非挥发性存储器可包括至少一非挥发性存储器组件(例如，一或多个非挥发性存储器组件)。另外，所述存储器控制器包括一处理电路，且所述处理电路是用来依据来自一主装置的多个主装置指令来控制所述存储器控制器，以容许所述主装置通过所述存储器控制器存取所述非挥发性存储器。此外，所述存储器控制器还包括耦接至所述处理电路的一传输接口电路，且所述传输接口电路是用来为所述记忆装置，和所述主装置进行通信。例如，所述传输界面电路可包括用来为所述传输接口电路进行实体层运作的一实体层电路。在传送至所述主装置的期间，所述存储器控制器可发送多个突发结束相关符元(end of burst(EOB)-related symbol)至所述主装置，以通知所述主装置突发结束。所述存储器控制器可控制所述实体层电路关闭所述实体层电路中的一时脉源以节省电源。于从所述主装置收到一触发信号时，所述实体层电路可开启所述时脉源。
依据某些实施例，本发明的装置可包括所述电子装置的至少一部份(例如，一部分或全部)。例如，所述装置可包括所述记忆装置中的所述存储器控制器。又例如，所述装置可包括所述记忆装置。再举一例，所述装置可包括所述电子装置。
本发明的方法以及相关装置能确保所述记忆装置能在各种情况下妥善地运作。例如，所述方法提供用于省电控制的多个控制方案。另外，所述电子装置以及所述记忆装置不会遭受额外的耗电问题。
附图说明
图1为依据本发明一实施例的一电子装置的示意图。
图2为依据本发明一实施例绘示的关于图1所示的记忆装置的某些实施细节。
图3为依据本发明一实施例绘示的在一记忆装置中进行省电控制的方法的一第一控制方案。
图4为依据本发明一实施例绘示的于所述方法中的某些符元以及参数。
图5为依据本发明一实施例的所述方法的工作流程。
图6为依据本发明一实施例的所述方法的一第二控制方案。
图7为依据本发明一实施例的所述方法的一第三控制方案。
其中，附图标记说明如下：
10 电子装置
50 主装置
52 处理器
54 电源供应电路
100 记忆装置
110 存储器控制器
112 微处理器
112M 只读存储器
112C 程序代码
114 控制逻辑电路
116 随机存取存储器
118 传输接口电路
118U UFS控制器
118M M实体层电路
120 非挥发性存储器
122-1、122-2、…、122-N 非挥发性存储器组件
110S 系统
210 闸控电路
211 与门
212 缓存器
214 锁相回路
CLK 时脉信号
CLK’ 输出信号
EN 启用信号
T0、T1、T2 时间区间
PREPARE 准备信号
SYNC 同步符元
MK2 标记-2符元
FLR 填充符元
SOB 突发开始符元
S11、S12、S13、S14、S21、S22 步骤
具体实施方式
图1为依据本发明一实施例的电子装置10的示意图，其中电子装置10可包括一主装置50以及一记忆装置100。主装置50可包括至少一处理器(例如一或多个处理器)，可统称为处理器52，且主装置50可还包括耦接至处理器52的电源供应电路54。处理器52是用来控制主装置50的运作，而电源供应电路52是用来供应电源给处理器52以及记忆装置100，并且输出一或多个驱动电压至记忆装置100。记忆装置100可用来提供存储空间给主装置50，并且从主装置50取得所述一或多个驱动电压以作为记忆装置100的电源。主装置50的例子可包括(但不限于)一多功能移动电话、一穿戴式装置、一平板计算机、以及个人计算机诸如膝上型计算机。记忆装置100的例子可包括(但不限于)一嵌入式存储装置诸如符合UFS标准的嵌入式存储装置。依据本实施例，记忆装置100可包括一存储器控制器110以及一非挥发性存储器(non-volatile memory,NV memory)120，其中存储器控制器110是用来控制记忆装置100的运作并存取非挥发性存储器120，而非挥发性存储器120是用来存储信息。非挥发性存储器120可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)，诸如多个非挥发性存储器组件122-1、122-2、…、及122-N，其中N为大于一的正整数。例如，非挥发性存储器120可为一闪存，且多个非挥发性存储器组件122-1、122-2、…、及122-N可为多个闪存芯片(chip)或多个闪存裸晶(die)，但本发明不限于此。
如图1所示，存储器控制器110可包括一处理电路诸如一微处理器112、一存储单元诸如一只读存储器(read-only memory,ROM)112M、一控制逻辑电路114、一随机存取存储器(random access memory,RAM)116、以及一传输接口电路118，其中以上组件可通过一总线彼此耦接。随机存取存储器116是通过一静态随机存取存储器(Static RAM,SRAM)来实施，但本发明不限于此。随机存取存储器116可用来提供内部存储空间给存储器控制器110，例如，随机存取存储器116可用来当作一缓冲存储器以供缓冲数据。另外，本实施例的只读存储器112M是用来存储一程序代码112C，而微处理器112是用来执行程序代码112C以控制闪存120的存取。请注意，在某些例子中，程序代码112C可被存储在随机存取存储器116或任意类型的存储器中。另外，于控制逻辑电路114中的数据保护电路(未显示)可保护数据及/或进行错误更正，而传输接口电路118可符合一特定通信标准(例如UFS标准)且可依据所述特定通信标准来进行通信，例如，为记忆装置100与主装置50进行通信。传输接口电路118可包括一通用闪存存储控制器(简称UFS控制器)118U以及符合MIPI联盟相关规格的一M实体层(M-PHY)电路118M，其可与彼此进行互动。
在本实施例中，主装置50可传送多个主装置指令以及对应的多个逻辑地址至存储器控制器110。存储器控制器110接收所述多个主装置指令以及所述多个逻辑地址，并且将所述多个主装置指令转译为多个存储器运作指令(可简称为多个运作指令)，并且另以所述多个运作指令来控制非挥发性存储器120对非挥发性存储器120中具有实体地址的记忆单元(例如数据页)进行读取、写入/编程等等，其中所述多个实体地址对应于所述多个逻辑地址。当存储器控制器110对多个非挥发性存储器组件122-1、122-2、…、及122-N中的任一非挥发性存储器组件122-n(n可代表区间[1,N]内的任意整数)进行一抹除运作，所述非挥发性存储器组件122-n的多个区块中的至少一区块可被抹除，其中所述多个区块中的每一区块可包括多个页(例如，数据页)，且一存取运作可对一或多个数据页进行。
例如，记忆装置100可为主装置50存储数据，以及记忆装置100可因应来自主装置50的一主装置指令来读取所存储的数据，并且提供从非挥发性存储器120读取的数据给主装置50。为了最大程度地节省电源，记忆装置100可尽快地进入睡眠，例如，在完成发送数据给主装置50后，立即进入睡眠。依据本实施例，记忆装置100(例如存储器控制器110)可针对于MIPI统一协议标准中用于MK2延伸的阶段进行省电控制。在存储器控制器110的控制下，记忆装置100可进入一进阶省电模式，例如，当存储器控制器110(例如传输接口电路118)与主装置50(例如其内对应的传输接口电路)之间的一或多个传输通道(lane)(例如通用闪存存储通道)处于停滞(stall)或睡眠状态。基于图1所示的架构，能避免不必要的耗电。
图2为依据本发明一实施例绘示的关于图1所示的记忆装置100的某些实施细节。系统110S可包括存储器控制器110中的大部分的组件，诸如UFS控制器118U以及M实体层电路118M以外的大部分的组件。例如，系统110S可包括微处理器112、只读存储器112M、控制逻辑电路114、以及随机存取存储器116，且可还包括一闸控(gating)电路210以进行时脉闸控来节省电源。另外，UFS控制器118U可包括某些缓存器(Register)212，而M实体层电路118M可包括一锁相回路(phase-locked loop,PLL)214。例如，UFS控制器118U可存储并更新某些信息于缓存器212中，以容许系统110S(例如微处理器112)依据所述信息监控UFS控制器，其中所述信息可指出UFS控制器的状况或状态，但本发明不限于此。M实体层电路118M可利用锁相回路214作为一时脉源，并且可依据锁相回路214所产生的时脉来进行实体层运作(实体层的运作)。
图3为依据本发明一实施例绘示的在一记忆装置(例如记忆装置100)中进行省电控制的方法的一第一控制方案。当存储器控制器110(微处理器112)控制记忆装置100进入所述进阶省电模式时，M实体层电路118M可关闭锁相回路214以节省电源，且系统110S可对存储器控制器110的某些模块进行时脉闸控，诸如UFS控制器118U以及系统110S的一部分(例如，随机存取存储器116、于控制逻辑电路114中的错误更正码(Error CorrectionCode,ECC)引擎、一或多个模拟电路等等)。例如，存储器控制器110可利用闸控电路210来对所述多个模块(诸如UFS控制器118U以及系统110S的上述部分)进行时脉闸控。
如图3所示，闸控电路210可包括至少一逻辑闸(例如一或多个逻辑闸)诸如一与门(AND gate)211，但本发明不限于此。与门211是用来接收一启用(enable)信号EN并且接收一时脉信号CLK以供进行时脉闸控。例如，存储器控制器110(例如微处理器112)可控制启用信号EN的逻辑状态诸如一第一状态或一第二状态，以选择性地启用或停用(disable)时脉信号CLK来进行时脉闸控。当启用信号EN是在所述第一状态(例如，启用信号EN可具有大于0V的预定电压位准)时，闸控电路210(例如与门211)输出时脉信号CLK作为输出信号CLK’。当启用信号EN是在所述第二状态(例如启用信号EN可具有一接地位准诸如0V)时，闸控电路210(例如与门211)避免输出时脉信号CLK作为输出信号CLK’，具体来说，闸控电路210将输出信号CLK’维持在所述接地位准(例如0V)。
依据本实施例，通过停用时脉信号CLK(例如，将输出信号CLK’维持在所述接地位准)，存储器控制器110(例如微处理器112)能停止耦接至输出信号CLK’的任一模块(例如上述多个模块的任一者)的运作，以减少所述模块的耗电。例如，存储器控制器110(例如微处理器112)可在记忆装置100的正常模式中启用时脉信号CLK，以容许所述模块依据被输出作为输出信号CLK’的时脉信号CLK来运作。当判断为进入所述进阶省电模式时，存储器控制器110(例如微处理器112)可停用时脉信号CLK以使得所述模块停止运作。因此，存储器控制器110可对所述多个模块的任一者(例如UFS控制器118U以及系统110S的上述部分)进行时脉闸控。
依据某些实施例，闸控电路210的架构可予以变化。例如，以时脉闸控来控制的时脉信号{CLK}的数量及/或逻辑闸的数量可予以变化。又例如，闸控电路210可包括其它任意类型的逻辑闸(例如，或门(OR gate)、与非门(NAND gate)等等)及/或一或多个反相器(inverter)。
依据某些实施例，存储器控制器110可包括一控制缓存器以用来存储微处理器112所决定(或判断)的逻辑值。上述至少一逻辑闸中的特定逻辑闸可耦接至所述控制缓存器，且可接收具有对应于所述逻辑值的逻辑状态的启用信号。与门211可做为所述特定逻辑闸的例子，其中与门211可耦接至所述控制缓存器，并且可接收具有对应于所述逻辑值的逻辑状态的启用信号。因此，微处理器112可决定所述逻辑值以通过启用信号EN来控制所述特定逻辑闸诸如与门211。
图4为依据本发明一实施例绘示的于所述方法中的某些符元以及参数。存储器控制器110(例如传输接口电路118)以及主装置50(例如其内对应的传输接口电路)可通过某些控制符元来与彼此通信。所述多个控制符元的例子可包括(但不限于)标记-2(marker-2,MK2)与填充(Filler,FLR)符元，其可分别简称为MK2以及FLR。存储器控制器110以及主装置50的其中的一可发送一对MK2符元诸如{MK2,MK2}以指出进入所述进阶省电模式是发送者(例如存储器控制器110或主装置50)所要求或确认(confirm)的，并且可为了一或多个其它目的发送多个FLR符元诸如{FLR,…,FLR}的预定数量。例如，所述预定数量可为三个或其它正整数。在时间区间T0的期间，存储器控制器110能对所述多个模块进行时脉闸控并且控制M实体层电路118M关闭锁相回路214，以使得记忆装置100进入所述进阶省电模式。于唤醒记忆装置100时，主装置50(例如其内对应的传输接口电路)可利用一预定信号(例如于一传输通道的差动对上的具有一预定状态的差动信号)诸如一准备信号PREPARE、或利用至少一同步符元SYNC(例如一或多个同步符元)诸如一组同步符元{SYNC}，来触发记忆装置100。例如，在用来将记忆装置100从所述进阶省电模式唤醒的一预定时间区间T2的期间，上述对应的传输接口电路可传送准备信号PREPARE或同步符元{SYNC}。存储器控制器110可决定所述预定时间区间T2的长度以容许记忆装置100及时地从所述进阶省电模式被唤醒，并且可预先通知主装置50所述预定时间区间T2的长度，但本发明不限于此。在某些实施例中，所述预定时间区间T2可依据预设设定来决定，例如，通过存储器控制器110或主装置50。预定时间区间T2是大于用来将记忆装置100从一正常省电模式唤醒的一预定时间区间T1，其中发送所述对MK2符元诸如{MK2,MK2}可以用发送单一MK2符元取代，以指出进入所述正常省电模式是发送者(例如存储器控制器110或主装置50)所要求或确认的，但本发明不限于此。
依据某些实施例，存储器控制器110可进行下列运作以进入所述进阶省电模式。首先，存储器控制器110可于突发结束(end of burst,EOB)时，例如在所述传输信道上传送的一系列的信息(诸如数据符元)结束时，发送多个MK2符元诸如{MK2,MK2}。例如，UFS控制器118U可通过M实体层电路118M发送MK2符元诸如{MK2,MK2}至主装置50。之后(例如在发送所述多个MK2符元诸如{MK2,MK2}后)，当UFS控制器118U是闲置的(例如没有指令要执行)且已准备好(例如已准备好开始所述进阶省电模式)，UFS控制器118U可请求M实体层电路118M进行省电运作，诸如用于所述进阶省电模式的多个省电运作。例如，UFS控制器118U可发送一进阶省电模式请求至M实体层电路118M。在收到所述进阶省电模式请求后，M实体层电路118M可关闭锁相回路214并且发送一确认信号(acknowledge,ACK)至UFS控制器118U，以指出M实体层电路118M已准备好(例如已准备好开始所述进阶省电模式)。例如，锁相回路214所产生的时脉可被用来当作用于接收或传送符元的一参考时脉，并且可称为符元时脉，但本发明不限于此。之后(例如在所述确认信号发送至UFS控制器118U后)，当UFS控制器118U以及M实体层电路118M已准备好(例如已准备好开始所述进阶省电模式)，系统110S可进行时脉闸控。例如，系统110S可对所述多个模块诸如UFS控制器118U以及系统110S的上述部分进行时脉闸控，以停用原来输入至所述多个模块中的时脉。因此，存储器控制器110可控制记忆装置100进入所述进阶省电模式。依据某些实施例，除了关闭锁相回路214以外，M实体层电路118M亦可在发送所述确认信号至UFS控制器118U之前关闭M实体层电路118M中的一或多个其它子电路，以最大程度地节省电源。
依据某些实施例，存储器控制器110可进行下列运作以离开所述进阶省电模式。首先，于接收到所述预定信号(诸如准备信号PREPARE)或同步符元SYNC时，M实体层电路118M可唤醒并开启锁相回路214(尤其是，启用所述符元时脉)，并且可发出一唤醒信号至系统110S。例如，所述预定信号可代表于所述传输通道的差动对上的具有所述预定状态的差动信号，诸如于所述传输通道中的接收端M-RX的差动对RXDP及RXDN所接收到的差动信号，其中传输接口电路118(例如，M实体层电路118M)于接收所述预定信号时可扮演接收端M-RX的角色，但本发明不限于此。之后，于侦测到唤醒事件(例如所述唤醒信号)时，系统110S可启用先前被停用的所述多个时脉。
图5为依据本发明一实施例的所述方法的工作流程。依据本实施例，存储器控制器110可进行所述工作流程的运作，以进入或离开所述进阶省电模式。
在步骤S11中，于传送至主装置50的期间，于突发结束时，例如于所述传输信道上传送的一系列的信息(诸如数据符元)结束时，存储器控制器110可发送多个突发结束相关符元至主装置50，以通知主装置50突发结束。依据本实施例，所述多个突发结束相关符元可包括多个MK2符元诸如{MK2,MK2}。举例来说，UFS控制器118U可通过M实体层电路118M发送所述多个突发结束相关符元(例如所述多个MK2符元诸如{MK2,MK2})至主装置50。
在步骤S12中，当UFS控制器118U是闲置的(例如，没有指令要执行)且已准备好(例如，准备好开始所述进阶省电模式)，UFS控制器118U可请求M实体层电路118M进行省电运作，诸如用于所述进阶省电模式的省电运作。举例来说，UFS控制器118U可发送一进阶省电模式请求至M实体层电路118M，以请求M实体层电路进行省电运作。
在步骤S13中，在接收到所述进阶省电模式请求后，M实体层电路118M可关闭锁相回路214，并且发送一确认信号至UFS控制器118U以指出M实体层电路118M已准备好(例如，准备好开始所述进阶省电模式)。举例来说，锁相回路214所产生的时脉可被用来当作用于接收或传送符元的一参考时脉，且可被称为符元时脉，但本发明不限于此。
在步骤S14中，当UFS控制器以及M实体层电路118M已准备好(例如，准备好开始所述进阶省电模式)，存储器控制器110(例如系统110S)可进行时脉闸控。举例来说，存储器控制器110(例如系统110S)可对所述多个模块诸如UFS控制器118U以及系统110S的上述部分进行时脉闸控，以停用原来输入至所述多个模块中的所述多个时脉。
在步骤S21中，于从主装置50接收到一触发信号时，M实体层电路118M可唤醒并开启锁相回路214(尤其是，启用所述符元时脉)，并且可发出一唤醒信号至系统110S。依据本实施例，所述触发信号可包括所述预定信号(诸如准备信号PREPARE)或同步符元SYNC。例如，所述预定信号可代表于所述传输通道的差动对上的具有所述预定状态的差动信号，诸如于所述传输通道中的接收端M-RX的差动对RXDP及RXDN所接收到的差动信号，其中传输接口电路118(例如，M实体层电路118M)于接收所述预定信号时可扮演接收端M-RX的角色，但本发明不限于此。
在步骤S22中，于侦测到所述唤醒事件(例如所述唤醒信号)时，系统110S可启用先前被停用的所述多个时脉。
依据某些实施例，除了关闭锁相回路214以外，M实体层电路118M亦可于发送所述确认信号至UFS控制器118U之前，关闭M实体层电路118M的一或多个其它子电路以最大程度地节省电源。
依据某些实施例，在发送所述多个突发结束相关符元至主装置50以后，存储器控制器110可控制M实体层电路关闭其内的一时脉源(例如，锁相回路214)以节省电源，其中所述多个突发结束相关符元符合统一协议标准。举例来说，所述多个突发结束相关符元可包括一对预定符元诸如{MK2,MK2}。于从主装置50接收到所述触发信号时，M实体层电路可自动地开启所述时脉源(例如锁相回路214)。尤其是，存储器控制器110(例如所述处理电路诸如微处理器112)可利用传输面电路118中的一第一控制器，诸如UFS控制器118U，以通过M实体层电路118M来发送所述多个突发结束相关符元至主装置50，其中存储器控制器110(例如所述处理电路诸如微处理器112)可利用所述第一控制器诸如UFS控制器118U来控制M实体层电路118M。为简明起见，于本实施例中类似的说明在此不重复赘述。
图6为依据本发明一实施例的所述方法的一第二控制方案。记忆装置100(例如存储器控制器110)可通过所述传输通道传送所述对MK2符元诸如{MK2,MK2}以及所述多个FLR符元诸如{FLR,FLR,FLR}至主装置50，其中所述对MK2符元诸如{MK2,MK2}可指出进入所述省电模式是所述对MK2符元的发送者(例如存储器控制器110)所要求的。于控制记忆装置100进入所述进阶省电模式时，存储器控制器110可停用某些时脉以对所述多个模块进行时脉闸控，并且可通过UFS控制器118U来控制M实体层电路118M关闭锁相回路214。另外，主装置50可传送准备信号PREPARE或所述多个同步符元{SYNC}以触发记忆装置100醒起，例如记忆装置100被准备信号PREPARE或这些同步符元{SYNC}唤醒。在预定时间区间T2的期间，于控制记忆装置100从所述进阶省电模式离开时，存储器控制器110可启用先前被停用的所述多个时脉，并且可通过UFS控制器118U控制M实体层电路118M开启锁相回路214，而锁相回路214所产生的时脉可及时地变为可用的(例如，准备好以供使用)。之后，存储器控制器110(例如传输接口电路118)可通过所述传输信道从主装置50接收突发开始(start-of-burst,SOB)符元(其可简称为SOB)诸如图6所示的SOB以及其后续符元(例如，所述多个FLR符元诸如{FLR,FLR}以及一系列的数据符元)。
图7为依据本发明一实施例的所述方法的一第三控制方案。记忆装置100(例如存储器控制器110)可通过所述传送通道传送一第一对MK2符元诸如{MK2,MK2}至主装置50，以指出进入所述进阶省电模式是所述第一对MK2符元的发送者(例如存储器控制器110)所要求的，而主装置50可通过所述传送通道传送一第二对MK2符元诸如{MK2,MK2}以及所述多个FLR符元诸如{FLR,FLR,FLR}至记忆装置100，其中所述第二对MK2符元诸如{MK2,MK2}可指出进入所述进阶省电模式是所述第二对MK2符元的发送者(例如主装置50)所确认的。于控制记忆装置100进入所述进阶省电模式时，存储器控制器可停用某些时脉以对所述多个模块进行时脉闸控，并且可通过UFS控制器118U来控制M实体层电路118M关闭锁相回路214。另外，主装置50可传送准备信号PREPARE或所述多个同步符元{SYNC}以触发记忆装置100醒起，例如记忆装置100被准备信号PREPARE或这些同步符元{SYNC}唤醒。在预定时间区间T2的期间，于控制记忆装置100从所述进阶省电模式离开时，存储器控制器110可启用先前被停用的所述多个时脉，并且可通过UFS控制器118U控制M实体层电路118M开启锁相回路214，而锁相回路214所产生的时脉可及时地变为可用的(例如，准备好以供使用)。之后，存储器控制器110(例如传输接口电路118)可通过所述传输信道从主装置50接收突发开始符元诸如图7所示的SOB以及其后续符元(例如，所述多个FLR符元诸如{FLR,FLR}以及一系列的数据符元)。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种在一记忆装置中进行省电控制的方法，所述方法适用于所述记忆装置的一存储器控制器，所述记忆装置包括所述存储器控制器以及一非挥发性存储器，所述非挥发性存储器包括至少一非挥发性存储器组件，所述方法的特征在于，包括：
在传送至一主装置的期间，发送多个突发结束相关符元至所述主装置，以通知所述主装置突发结束；
控制一实体层电路关闭所述实体层电路中的一时脉源以节省电源，其中所述实体层电路是位于所述存储器控制器中的一传输接口电路中，以及所述传输接口电路是用来为所述记忆装置，和所述主装置进行通信；以及
于从所述主装置收到一触发信号时，利用所述实体层电路来开启所述时脉源。
2.如权利要求1所述的方法，其特征在于，还包括：
利用所述传输接口电路中的一第一控制器以通过所述实体层电路发送所述多个突发结束相关符元至所述主装置，其中所述存储器控制器利用所述第一控制器来控制所述实体层电路。
3.如权利要求2所述的方法，其特征在于，还包括：
当所述第一控制器是闲置的且已准备好开始一进阶省电模式，利用所述第一控制器来请求所述实体层电路进行省电运作。
4.如权利要求3所述的方法，其特征在于，还包括：
利用所述第一控制器来发送一进阶省电模式请求至所述实体层电路，以请求所述实体层电路进行省电运作；以及
在所述实体层电路收到所述进阶省电模式请求之后，利用所述实体层电路来关闭所述时脉源，并且发送一确认信号至所述第一控制器，以指出所述实体层电路已准备好开始所述进阶省电模式。
5.如权利要求2所述的方法，其特征在于，还包括：
当所述第一控制器以及所述实体层电路已准备好开始一进阶省电模式时，控制所述存储器控制器进行时脉闸控。
6.如权利要求5所述的方法，其特征在于，所述存储器控制器对所述存储器控制器的多个模块进行时脉闸控，以停用原来输入至所述多个模块中的时脉，其中所述多个模块包括所述第一控制器。
7.如权利要求2所述的方法，其特征在于，所述第一控制器是一通用闪存存储控制器。
8.如权利要求1所述的方法，其特征在于，所述时脉源是一锁相回路。
9.如权利要求1所述的方法，其特征在于，所述多个突发结束相关符元包括一对预定符元。
10.如权利要求1所述的方法，其特征在于，所述多个突发结束相关符元符合统一协议标准。
11.一种记忆装置，其特征在于，包括：
一非挥发性存储器，用来存储信息，其中所述非挥发性存储器包括至少一非挥发性存储器组件；以及
一存储器控制器，耦接至所述非挥发性存储器，用来控制所述记忆装置的运作，其中所述存储器控制器包括：
一处理电路，用来依据来自一主装置的多个主装置指令来控制所述存储器控制器，以容许所述主装置通过所述存储器控制器存取所述非挥发性存储器；以及
一传输接口电路，耦接至所述处理电路，用来为所述记忆装置，
和所述主装置进行通信，其中所述传输界面电路包括：
一实体层电路，用来为所述传输接口电路进行实体层运作；
其中：
在传送至所述主装置的期间，所述存储器控制器发送多个突发结束相关符元至所述主装置，以通知所述主装置突发结束；
所述存储器控制器控制所述实体层电路关闭所述实体层电路中的一时脉源以节省电源；以及
于从所述主装置收到一触发信号时，所述实体层电路开启所述时脉源。
12.如权利要求11所述的记忆装置，其特征在于，所述传输接口电路还包括：
一第一控制器，耦接至所述实体层电路，用来通过所述实体层电路发送所述多个突发结束相关符元至所述主装置，其中所述存储器控制器利用所述第一控制器来控制所述实体层电路。
13.如权利要求12所述的记忆装置，其特征在于，当所述第一控制器是闲置的且已准备好开始一进阶省电模式，所述第一控制器请求所述实体层电路进行省电运作。
14.如权利要求13所述的记忆装置，其特征在于，所述第一控制器发送一进阶省电模式请求至所述实体层电路，以请求所述实体层电路进行省电运作；以及在收到所述进阶省电模式请求之后，所述实体层电路关闭所述时脉源并且发送一确认信号至所述第一控制器，以指出所述实体层电路已准备好开始所述进阶省电模式。
15.如权利要求12所述的记忆装置，其特征在于，当所述第一控制器以及所述实体层电路已准备好开始一进阶省电模式时，所述存储器控制器进行时脉闸控。
16.如权利要求15所述的记忆装置，其特征在于，所述存储器控制器对所述存储器控制器的多个模块进行时脉闸控，以停用原来输入至所述多个模块中的时脉，其中所述多个模块包括所述第一控制器。
17.如权利要求12所述的记忆装置，其特征在于，所述第一控制器是一通用闪存存储控制器。
18.如权利要求11所述的记忆装置，其特征在于，所述时脉源是一锁相回路。
19.一种包括如权利要求11所述的记忆装置的电子装置，所述电子装置的特征在于，还包括：
所述主装置，耦接至所述记忆装置，其中所述主装置包括：
至少一处理器，用来控制所述主装置的运作；以及
一电源供应电路，耦接至所述至少一处理器，用来提供电源给所述至少一处理器以及所述记忆装置；
其中所述记忆装置提供存储空间给所述主装置。
20.一种记忆装置的存储器控制器，所述记忆装置包括所述存储器控制器以及一非挥发性存储器，所述非挥发性存储器包括至少一非挥发性存储器组件，所述存储器控制器的特征在于，包括：
一处理电路，用来依据来自一主装置的多个主装置指令来控制所述存储器控制器，以容许所述主装置通过所述存储器控制器存取所述非挥发性存储器；以及
一传输接口电路，耦接至所述处理电路，用来为所述记忆装置，和所述主装置进行通信，其中所述传输界面电路包括：
一实体层电路，用来为所述传输接口电路进行实体层运作；
其中：
在传送至所述主装置的期间，所述存储器控制器发送多个突发结束相关符元至所述主装置，以通知所述主装置突发结束；
所述存储器控制器控制所述实体层电路关闭所述实体层电路中的一时脉源以节省电源；以及
于从所述主装置收到一触发信号时，所述实体层电路开启所述时脉源。
CN201910485675.2A 2018-06-11 2019-06-05 省电控制的方法、记忆装置及存储器控制器、电子装置 Active CN110580095B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862683041P 2018-06-11 2018-06-11
US62/683,041 2018-06-11
US16/273,166 2019-02-12
US16/273,166 US10936046B2 (en) 2018-06-11 2019-02-12 Method for performing power saving control in a memory device, associated memory device and memory controller thereof, and associated electronic device

Publications (2)

Publication Number Publication Date
CN110580095A true CN110580095A (zh) 2019-12-17
CN110580095B CN110580095B (zh) 2022-09-20

Family

ID=68764931

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910485675.2A Active CN110580095B (zh) 2018-06-11 2019-06-05 省电控制的方法、记忆装置及存储器控制器、电子装置

Country Status (3)

Country Link
US (1) US10936046B2 (zh)
CN (1) CN110580095B (zh)
TW (1) TWI698870B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113377699A (zh) * 2020-03-09 2021-09-10 慧荣科技股份有限公司 电子装置及相关的控制方法
WO2022126481A1 (en) * 2020-12-17 2022-06-23 Micron Technology, Inc. Reduced power consumption by memory system

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017106713A1 (de) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
KR20200091679A (ko) * 2019-01-23 2020-07-31 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US20220181288A1 (en) * 2020-12-09 2022-06-09 Samsung Electronics Co., Ltd. Semiconductor package including a dualized signal wiring structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050238055A1 (en) * 2004-04-27 2005-10-27 Tim Frodsham Method, apparatus, and system for idle state definition for power management
CN1941209A (zh) * 2005-09-28 2007-04-04 扬智科技股份有限公司 嵌入式存储器工作导向省电装置
CN102968175A (zh) * 2012-11-27 2013-03-13 华为技术有限公司 控制存储器的方法、装置、控制器和系统
TW201428753A (zh) * 2013-01-07 2014-07-16 Phison Electronics Corp 連接器的控制方法、連接器與記憶體儲存裝置
CN105389269A (zh) * 2014-08-27 2016-03-09 爱思开海力士有限公司 数据存储装置、包括其的数据处理系统及其操作方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611521B1 (en) * 1998-07-14 2003-08-26 International Business Machines Corporation Data link layer extensions to a high latency wireless MAC protocol
JP3556608B2 (ja) * 2001-03-29 2004-08-18 株式会社東芝 記録再生装置および記録再生方法
US7230933B2 (en) 2002-04-17 2007-06-12 Microsoft Corporation Reducing idle power consumption in a networked battery operated device
US7386661B2 (en) * 2004-10-13 2008-06-10 Marvell International Ltd. Power save module for storage controllers
US20070162643A1 (en) * 2005-12-19 2007-07-12 Ivo Tousek Fixed offset scatter/gather dma controller and method thereof
US8312307B2 (en) * 2007-11-07 2012-11-13 Intel Corporation Systems and methods for reducing power consumption during communication between link partners
WO2010080175A1 (en) * 2009-01-12 2010-07-15 Rambus Inc. Signaling system with asymmetrically-managed timing calibration
US8201006B2 (en) * 2009-04-08 2012-06-12 Cisco Technology, Inc. Power consumption management in a network device
JP5478950B2 (ja) * 2009-06-15 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置及びデータ処理システム
US8271811B2 (en) * 2009-11-05 2012-09-18 Lsi Corporation Methods and apparatus for load-based power management of PHY logic circuits of a SAS device based upon a current workload
US8555104B2 (en) * 2010-01-13 2013-10-08 Broadcom Corporation Frequency adapter utilized in high-speed internal buses
US8125357B1 (en) * 2010-03-23 2012-02-28 Sandia Corporation Deflate decompressor
WO2012021380A2 (en) * 2010-08-13 2012-02-16 Rambus Inc. Fast-wake memory
US9104421B2 (en) * 2012-07-30 2015-08-11 Nvidia Corporation Training, power-gating, and dynamic frequency changing of a memory controller
US9568980B2 (en) * 2012-09-11 2017-02-14 Rambus Inc. Using dynamic bursts to support frequency-agile memory interfaces
US9740485B2 (en) * 2012-10-26 2017-08-22 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
TWI506443B (zh) * 2012-12-27 2015-11-01 Mediatek Inc 處理器與週邊裝置之間的媒介週邊介面及其通信方法
US20150378642A1 (en) * 2013-03-15 2015-12-31 Seagate Technology Llc File system back-up for multiple storage medium device
US20150094875A1 (en) * 2013-09-30 2015-04-02 Yacov Duzly Temperature-Controlled Storage Module that Cools Memory Prior to a Data Burst
KR102140297B1 (ko) * 2013-12-19 2020-08-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US9467120B1 (en) 2013-12-19 2016-10-11 Altera Corporation Power management for PCI express
US20160034219A1 (en) * 2014-08-04 2016-02-04 Apple Inc. System and method of calibration of memory interface during low power operation
US9658789B2 (en) * 2014-08-05 2017-05-23 Sandisk Technologies Llc Storage module and method for optimized power utilization
US9571341B1 (en) * 2014-10-01 2017-02-14 Netspeed Systems Clock gating for system-on-chip elements
US9787327B2 (en) 2015-05-07 2017-10-10 Sandisk Technologies Llc Low-power partial-parallel chien search architecture with polynomial degree reduction
WO2016191437A1 (en) * 2015-05-26 2016-12-01 Intel Corporation Device, apparatus and system to reduce current leakage during differential communications
KR102261300B1 (ko) * 2015-06-22 2021-06-09 삼성전자주식회사 고속으로 동작하는 클록 게이팅 회로
US10181975B2 (en) * 2015-09-04 2019-01-15 Intel Corporation Override subsystems for rapid recovery from serial-link errors
US20170068480A1 (en) * 2015-09-09 2017-03-09 Mediatek Inc. Power Saving Methodology for Storage Device Equipped with Task Queues
US20170262208A1 (en) * 2016-03-08 2017-09-14 Kabushiki Kaisha Toshiba Memory device, host device, and information processing device
KR20170110448A (ko) * 2016-03-23 2017-10-11 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 저장 장치
KR20170130013A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 바이너리 벡터 기반의 테스트 장치
KR20180006164A (ko) * 2016-07-08 2018-01-17 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US20180018118A1 (en) * 2016-07-15 2018-01-18 Qualcomm Incorporated Power management in scenarios that handle asynchronous stimulus
KR20180041898A (ko) * 2016-10-17 2018-04-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10528255B2 (en) * 2016-11-11 2020-01-07 Sandisk Technologies Llc Interface for non-volatile memory
KR20180074138A (ko) * 2016-12-23 2018-07-03 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN108241586B (zh) * 2016-12-27 2020-03-06 慧荣科技股份有限公司 控制器电路与估计延迟补偿方法
TWI613652B (zh) * 2017-03-27 2018-02-01 慧榮科技股份有限公司 資料儲存裝置以及其操作方法
CN108694144B (zh) * 2017-04-07 2021-08-03 苏州倍昊电子科技有限公司 接口电路、信号传输系统及其信号传输方法
KR102480017B1 (ko) * 2017-08-11 2022-12-21 삼성전자 주식회사 입출력 장치의 성능 및 전력소모를 조절하는 메모리 컨트롤러, 어플리케이션 프로세서 및 메모리 컨트롤러의 동작방법
US11029859B2 (en) * 2017-08-23 2021-06-08 Toshiba Memory Corporation Credit based command scheduling
US10304506B1 (en) * 2017-11-10 2019-05-28 Advanced Micro Devices, Inc. Dynamic clock control to increase stutter efficiency in the memory subsystem
KR102080089B1 (ko) * 2018-05-18 2020-02-21 최영준 정전시 전력 소모를 감소시키기 위한 데이터 저장 방법 및 데이터 저장 장치
US10693568B2 (en) * 2018-07-27 2020-06-23 Advantest Corporation Adapting serdes receivers to a UFS receiver protocol

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050238055A1 (en) * 2004-04-27 2005-10-27 Tim Frodsham Method, apparatus, and system for idle state definition for power management
CN1941209A (zh) * 2005-09-28 2007-04-04 扬智科技股份有限公司 嵌入式存储器工作导向省电装置
CN102968175A (zh) * 2012-11-27 2013-03-13 华为技术有限公司 控制存储器的方法、装置、控制器和系统
TW201428753A (zh) * 2013-01-07 2014-07-16 Phison Electronics Corp 連接器的控制方法、連接器與記憶體儲存裝置
CN105389269A (zh) * 2014-08-27 2016-03-09 爱思开海力士有限公司 数据存储装置、包括其的数据处理系统及其操作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113377699A (zh) * 2020-03-09 2021-09-10 慧荣科技股份有限公司 电子装置及相关的控制方法
CN113377699B (zh) * 2020-03-09 2023-09-15 慧荣科技股份有限公司 电子装置及相关的控制方法
WO2022126481A1 (en) * 2020-12-17 2022-06-23 Micron Technology, Inc. Reduced power consumption by memory system

Also Published As

Publication number Publication date
CN110580095B (zh) 2022-09-20
TW202001902A (zh) 2020-01-01
US10936046B2 (en) 2021-03-02
TWI698870B (zh) 2020-07-11
US20190377402A1 (en) 2019-12-12

Similar Documents

Publication Publication Date Title
CN110580095B (zh) 省电控制的方法、记忆装置及存储器控制器、电子装置
US9229525B2 (en) Adaptive latency tolerance for power management of memory bus interfaces
KR100871184B1 (ko) 카드, 저장 디바이스, 및 메모리 시스템의 제어 방법
US8051224B2 (en) Method, system, and integrated chip for serial data transmission
WO2019104947A1 (zh) 系统级芯片、通用串行总线主设备、系统及唤醒方法
CN110377528B (zh) 进行电源管理的方法、记忆装置和其控制器、和电子装置
US20170068480A1 (en) Power Saving Methodology for Storage Device Equipped with Task Queues
CN110888520B (zh) 操作频率调整方法及装置
KR102138110B1 (ko) 플래시 메모리를 기반으로 하는 저장 장치 및 그것의 동작 방법
US9557802B2 (en) Method of controlling SDIO device and related SDIO system and SDIO device
EP3759713B1 (en) Dynamic memory power management
US10437307B2 (en) Apparatuses and methods for exiting low power states in memory devices
JP2003076952A (ja) Ｓｄメモリカードホストコントローラ及びクロック制御方法
US11157290B2 (en) Method and circuit for waking up I2C device
US10216421B2 (en) Method of operating storage device using serial interface and method of operating data processing system including the same
US20160210072A1 (en) Controller and memory system
US11199998B2 (en) Non-volatile dual in-line memory module (NVDIMM) device assisted operations management
US20190371373A1 (en) Methods and systems for serial memory device control
US11636055B2 (en) Method and apparatus for performing access management of memory device in predetermined communications architecture with aid of flexible delay time control
TWI521354B (zh) 連接器的控制方法、連接器與記憶體儲存裝置
US20240176517A1 (en) Flash memory controller that can quickly enter power saving mode after entering idle state, associated flash memory device, and associated control method
KR20080051683A (ko) 메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법
TW202316284A (zh) 藉助於輔助設定管理來進行在預定通訊架構中的記憶體裝置的自動設定控制的方法、記憶體裝置、電子裝置以及記憶體裝置的記憶體控制器
CN114326931A (zh) 工业级时钟控制器，工业级控制系统、方法及电子装置
CN117435031A (zh) 存储系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant