CN108241586B - 控制器电路与估计延迟补偿方法 - Google Patents
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Abstract
本发明涉及一种控制器电路与估计延迟补偿方法。该控制电路包括第一信号处理装置、第二信号处理装置、数据总线以及确认信号线。第一信号处理装置依循一第一既定规则处理信号。第二信号处理装置依循一第二既定规则处理信号。数据总线耦接于第一信号处理装置与第二信号处理装置之间，并且包括多条数据线。确认信号线耦接于第一处理装置与第二处理装置之间。第一信号处理装置于数据总线上传送至少一同步信号至第二信号处理装置。第二信号处理装置根据同步信号估计各数据线上的传输延迟，根据估计的各数据线上的传输延迟执行传输延迟补偿，以及于确认信号线上传送一确认信号，以通知第一信号处理装置等数据线上的传输延迟已补偿完毕。
Description
技术领域
本发明有关于一种传输延迟补偿方法，可有效检测数据储存装置内部的传输延迟，并且补偿传输延迟，以避免接收端发生解码错误。
背景技术
随着数据储存装置的科技在近几年快速地成长，许多数据储存装置，如符合SD/MMC规格、CF规格、MS规格与XD规格的记忆卡、固态硬碟、内嵌式存储器(embedded MultiMedia Card，缩写为eMMC)以及通用快闪存储器(Universal Flash Storage，缩写为UFS)已经广泛地被应用在多种用途上。因此，在这些数据储存装置上，有效的存取控制也变成一个重要的议题。
于数据储存装置中，电路板上的数据走线长度为影响数据传输延迟的重要因素。数据走线长度的不一致会造成各数据走线具有不同的传输延迟。特别是对于高速数据传输的环境中，些微的长度差异将对传输延迟造成巨大的影响。若未能补偿传输延迟，则会造成接收端的解码错误。
有鉴于此，需要一种新的电路架构与传输延迟补偿方法，可有效检测数据储存装置内部的传输延迟，并且补偿传输延迟，以避免接收端发生解码错误。
发明内容
本发明提出一种控制器电路，包括第一信号处理装置、第二信号处理装置、数据总线以及确认信号线。第一信号处理装置依循一第一既定规则处理信号。第二信号处理装置依循一第二既定规则处理信号。数据总线耦接于第一信号处理装置与第二信号处理装置之间，并且包括多条数据线。确认信号线耦接于第一处理装置与第二处理装置之间。第一信号处理装置于数据总线上传送至少一同步信号至第二信号处理装置。第二信号处理装置根据同步信号估计各数据线上的传输延迟，根据估计的各数据线上的传输延迟执行传输延迟补偿，以及于确认信号线上传送一确认信号，以通知第一信号处理装置等数据线上的传输延迟已补偿完毕。
本发明另提出一种估计传输延迟的方法，适用于一控制器电路，包括：于一数据总线上传送至少一同步信号，其中数据总线耦接于被配置在不同平台上的一第一信号处理装置与一第二信号处理装置之间，并且包括多条数据线；根据同步信号估计各数据线上的传输延迟；根据估计的各数据线上的传输延迟执行传输延迟补偿；以及于传输延迟补偿完毕后，于一确认信号线上传送一确认信号，其中确认信号线耦接于第一信号处理装置与第二信号处理装置之间。
附图说明
图1A显示了根据本发明的一实施例所述的电子装置范例方块图。
图1B显示了根据本发明的另一实施例所述的电子装置范例方块图。
图2显示了根据本发明的一实施例所述的控制器的一范例方块图。
图3是根据本发明之的一方面实施例显示于对应信号走线上所传送的信号的波形图。
图4显示了根据本发明的一实施例所述的延迟电路范例。
图5是根据本发明的第二方面实施例显示于对应信号走线上所传送的信号的波形图。
图6是根据本发明的第三方面实施例显示于对应信号走线上所传送的信号的波形图。
图7是显示根据本发明的一实施例所述的补偿传输延迟的方法流程图。
符号说明
100-数据储存装置；
110A、110B、310-控制器；
111、ROM-只读存储器；
112、415、425、SRAM-静态随机存取存储器；
120-存储器装置；
200-主机装置；
210-处理器；
220-储存模组；
300A、300B-电子装置；
310A、310B-平台；
400、470、480-延迟电路；
410-通信协定层信号处理装置；
420-物理层数位信号处理装置；
430-物理层模拟信号处理装置；
440-微处理器；
450-ECC引擎；
460-介面逻辑电路；
CNF-确认信号线；
D0、D1、Dn-数据线；
DATA-数据总线；
Data-负载数据；
TX-传送路径；
RX-接收路径；
SYNC-同步信号；
SOF-数据讯帧起始封包；
VLD-有效数据信号线。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合附图，作详细说明如下。目的在于说明本发明的精神而非用以限定本发明的保护范围，应理解下列实施例可经由软件、硬件、固件、或上述任意组合来实现。
图1A显示了根据本发明的一实施例所述的电子装置范例方块图。电子装置300A可包括数据储存装置100与主机装置200。数据储存装置100可包括控制器110A与存储器装置120。控制器110A可包括只读存储器(ROM)111与静态随机存取存储器(Static RandomAccess Memory，缩写为SRAM)112。存储器装置120可包括一或多个非挥发性存储器，例如，快闪存储器。
主机装置200可至少包括处理器210与储存模组220。举例而言，储存模组220用以记录主机装置200所存取(亦即写入与读取)的数据，处理器210则可依需求发出指令存取数据储存装置100，并控制主机装置200所包含的各元件的运作。
主机装置200与数据储存装置100可透过一既定介面相互连接。例如，当数据储存装置100包含一或多个通用快闪存储器(Universal Flash Storage，缩写为UFS)时，主机装置200与数据储存装置100可透过UFS介面相互连接。UFS介面可包括如图1A所示的用以将指令及数据传送至数据储存装置100的一传送路径TX与用以自数据储存装置100接收指令及数据的一接收路径RX。
图1B显示了根据本发明的另一实施例所述的电子装置范例方块图。于此实施例中，SRAM 112被配置于控制器110B外部，并且耦接至控制器110B。
于本发明的实施例中，电子装置300A及电子装置300B可为移动装置，例如智慧型手机、智慧型手表或平板，但不以此为限。
图2显示了根据本发明的一实施例所述的控制器的一范例方块图。根据本发明的一实施例，控制器310可以是数据储存装置所包含的控制器，例如图1A或图1B所示的数据储存装置100所包含的控制器110A或110B。此外，根据本发明的一实施例，控制器310内部的元件可被实施于不同的平台上，所述的平台可以是现场可编程逻辑门阵列(FieldProgrammable Gate Array，缩写为FPGA)。
如图所示，控制器310的电路元件可被配置于不同的平台310A与310B，其中平台310A与310B可为不同的FPGA。平台310A可至少包括通信协定层信号处理装置410、静态随机存取存储器(SRAM)415、微处理器440、错误更正码(Error Correction Code，缩写为ECC)引擎450以及介面逻辑电路460。平台310B可至少包括物理层数位信号处理装置420、SRAM 425以及物理层模拟信号处理装置430。
物理层模拟信号处理装置430可依循一既定规则处理自主机装置(例如，图1A或图1B所示的主机装置200)所接收到的数据信号。举例而言，物理层模拟信号处理装置430可检测接收到的数据的电压，并且将检测的电压转换为二进位的数据，其中二进位的数据系包含以序列方式排列的一系列数据位元。
物理层数位信号处理装置420自物理层模拟信号处理装置430接收以序列方式排列的数据位元，并且可依循一既定规则处理接收到的数据位元信号。举例而言，物理层数位信号处理装置420可将序列方式排列的数据位元转换为平行排列的数据位元。物理层数位信号处理装置420可进一步将平行排列的数据位元透过数据总线DATA传送至通信协定层信号处理装置410。根据本发明的一实施例，数据总线DATA为耦接于物理层数位信号处理装置420与通信协定层信号处理装置410之间用以传输数据位元的一数据总线。
通信协定层信号处理装置410接收平行排列的数据位元，并且可依循一既定规则处理接收到的数据位元信号。根据本发明的一实施例，通信协定层信号处理装置410可依循由通用快闪存储器(UFS)的标准所定义的通信协定处理接收到的数据位元信号。举例而言，通信协定层信号处理装置410可将接收到的平行排列的数据位元解译(parse)成为符合UFS标准所规范的既定的格式的数据。举例而言，经解译后，可获得数据讯帧起始封包(SOF)、负载数据(payload data)、循环冗余校验(Cyclic redundancy check，缩写为CRC)数据以及数据讯帧结束封包(EOF)封包等。
微处理器440可执行运算，并且控制平台310A内的电路与装置的运作。介面逻辑电路460可控制耦接至控制器310的存储器装置(例如，存储器装置120)的存取操作。ECC引擎450可根据欲写入存储器装置的数据内容产生同位检查(parity check)位元。
以上的信号处理流程为控制器310处理自主机装置接收到的数据信号的流程。当控制器310自存储器装置读取数据时，ECC引擎450可执行ECC检查与更正的功能，用以检查并更正自存储器装置读取的数据内的错误位元，并将更正过的数据提供给通信协定层信号处理装置410。
通信协定层信号处理装置410可依循一既定规则处理接收到的数据位元信号。举例而言，通信协定层信号处理装置410可为接收到的数据产生数据讯帧起始封包(SOF)、数据讯帧结束封包(EOF)封包等，将这些数据位元转换成平行排列的数据位元，并且将平行排列的数据位元透过数据总线DATA传送至物理层数位信号处理装置420。
物理层数位信号处理装置420可依循一既定规则处理接收到的数据位元信号。举例而言，物理层数位信号处理装置420可将平行方式排列的数据位元转换为序列排列的数据位元，并将数据位元信号传送给物理层模拟信号处理装置430。
物理层模拟信号处理装置430可依循一既定规则处理接收到的数据位元信号。举例而言，物理层模拟信号处理装置430可将以序列方式排列的数据位元转换为模拟的电压信号，并将电压信号传送给主机装置。
根据本发明的一实施例，多条组信号走线连接于平台310A与310B之间，包括了有效数据信号线VLD、数据总线DATA、以及确认信号线CFN。
然而，不均等的信号走线长度会造成传输延迟。例如，数据总线DATA可包含多条数据线D0～Dn，其中n为一正整数，用以传送n个位元数据。当数据线D0～Dn 的长度不均等时，各数据线D0～Dn上的传输延迟时间也会不同。不同的传输延迟时间可能造成接收端的解码错误。
于本发明的实施例中，使用了同步信号SYNC来检测数据线/信号走线上的传输延迟，并且于估计及补偿完成后，利用接受信号(ACK)及/或准备就绪信号(Ready)告知另一方。以下段落将做更详细的介绍，其中于以下段落中，接受信号(ACK)与准备就绪信号(Ready)可被称为确认信号。
根据本发明的第一方面实施例，一信号处理装置(即，传送端)(例如，平台310A的通信协定层信号处理装置410或平台310B的物理层数位信号处理装置420)可于欲传送给另一个平台的信号处理装置(即，接收端)(例如，平台310B的物理层数位信号处理装置420或平台310A的通信协定层信号处理装置410)的信号中插入一或多个同步信号SYNC，例如，一或多个同步讯帧。根据本发明的一实施例，传送端的信号处理装置可将同步信号SYNC的传送安插于传送负载数据之前。
根据本发明的一实施例，被插入的同步信号SYNC可具有相同的内容，并且同步信号SYNC的内容对于传送端与接收端的信号处理装置均为已知的。
图3是根据本发明的第一方面实施例显示于对应信号走线上所传送的信号的波形图。当传送端的信号处理装置欲传送有效数据至接收端时，可先将有效数据信号线VLD的电压拉高，以通知接收端的信号处理装置。传送端的信号处理装置可于数据讯帧的起始封包(SOF)后，负载数据(Data)前，插入一或多个同步信号SYNC。接收端的信号处理装置可使用接收到的同步信号SYNC调整或微调由各延迟单元所提供的延迟量，用以估计各数据线上的传输延迟。
图4显示了根据本发明的一实施例所述的延迟电路范例。根据本发明的一实施例，通信协定层信号处理装置410与物理层数位信号处理装置420可分别包含一延迟电路470与480。延迟电路470与480可如图4所示的延迟电路400包含多条延迟单元，其中各延迟单元耦接至数据总线DATA上的一条数据线。
根据本发明的一实施例，于欲将数据信号由平台310A传送至平台310B的情境中，通信协定层信号处理装置410为数据信号的传送端，而物理层数位信号处理装置420为数据信号的接收端。物理层数位信号处理装置420可调整或微调由延迟电路480内各延迟单元所提供的延迟量，根据不同延迟量接收同步信号，并解码接收到的同步信号，以估计各数据线上的传输延迟。当物理层数位信号处理装置420可成功解码出或可辨识出同步信号SYNC的既定内容时，此时应用的延迟量即为 估计出的传输延迟。物理层数位信号处理装置420可将估计出的传输延迟应用于延迟电路480上对应的延迟单元，用以执行传输延迟补偿。物理层数位信号处理装置420可进一步拉起确认信号线CNF上的电压，用以于确认信号线CNF上传送一确认信号，例如，于本实施例中为一接受信号ACK，以通知通信协定层信号处理装置410数据线上的传输延迟已补偿完毕。待接收到确认信号或检测到确认信号线上的电压被拉起后，通信协定层信号处理装置410可如图3所示的开始传送负载数据Data。
另一方面，于欲将数据信号由平台310B传送至平台310A的情境中，物理层数位信号处理装置420为数据信号的传送端，而通信协定层信号处理装置410为数据信号的接收端。通信协定层信号处理装置410可调整或微调由延迟电路470内各延迟单元所提供的延迟量，根据不同延迟量接收同步信号，并解码接收到的同步信号，以估计各数据线上的传输延迟。当通信协定层信号处理装置410可成功解码出或可辨识出同步信号SYNC的既定内容时，此时应用的延迟量即为估计出的传输延迟。通信协定层信号处理装置410可将估计出的各数据线上的传输延迟应用于延迟电路470上对应的延迟单元，用以执行传输延迟补偿。通信协定层信号处理装置410可进一步拉起确认信号线CNF上的电压，用以于确认信号线CNF上传送一确认信号，例如，于本实施例中为一接受信号ACK，以通知物理层数位信号处理装置420数据线上的传输延迟已补偿完毕。待接收到确认信号或检测到确认信号线上的电压被拉起后，物理层数位信号处理装置420可如图3所示的开始传送负载数据Data。于本发明的实施例中，物理层数位信号处理装置420亦具有辨识数据讯帧起始封包(SOF)、负载数据(payload data)、数据讯帧结束封包(EOF)封包等数据之能力。
根据本发明的一实施例，在接收到确认信号或检测到确认信号线CNF上的电压被拉起前，传送端的信号处理装置可如图3所示持续或重复于数据总线上传送具有相同内容的同步信号。反复传送具有相同内容的同步信号的目的在于让接收端的信号处理装置可根据不同的延迟量接收并解码同步信号，以估计出对应的数据线上的传输延迟，并为各延迟单元取得可接受或最佳的延迟量调整结果。
于本发明的第一方面实施例中，传送端的信号处理装置可于拉高有效数据信号线VLD的电压或传送第一笔有效数据(例如，数据讯帧的起始封包SOF)后，传送同步信号SYNC。
值得注意的是，如上述，数据讯帧的起始封包SOF、同步信号SYNC及负载数据Data可于传送至数据线D0～Dn之前，被转换为平行方式排列的数据位元。
此外，值得注意的是，于第一方面实施例中，由于数据讯帧的起始封包SOF的传送早于同步信号SYNC，因此，接收端的信号处理装置可能因尚未补偿各走线上的传输延迟而无法成功解码或取得数据讯帧的起始封包SOF的正确内容。因此，于本发明的实施例中，接收端的信号处理装置可先将原始接收到的数据讯帧的起始封包SOF暂存起来。数据讯帧的起始封包SOF可被占存于SRAM 415或425，或者接收端的信号处理装置所包含的暂存装置。当接收端的信号处理装置估计出传输延迟时，接收端的信号处理装置可根据估计出的传输延迟，由对应的延迟电路重新处理被暂存的数据讯帧的起始封包SOF，以补偿传输延迟。
根据本发明的第二方面实施例，传送端的信号处理装置可于欲传送至另一平台的数据中，将一或多个同步信号SYNC插入于数据讯帧的起始封包SOF之前。被插入的同步信号SYNC可具有相同的内容，并且同步信号SYNC的内容对于传送端与接收端的信号处理装置均为已知的。因此，根据本发明的第二方面实施例，传送端的信号处理装置可于传送第一笔有效数据前，传送同步信号SYNC。
图5是根据本发明的第二方面实施例显示于对应信号走线上所传送的信号的波形图。第二方面实施例的大部分操作与第一方面实施例类似，因此类似操作的说明可参照第一方面实施例的说明，并于此不再赘述。第二方面实施例与第一方面实施例的差异在于，于第二方面实施例中，数据讯帧的起始封包SOF的传送晚于同步信号SYNC，且在确认信号线上的电压被拉起或接受信号ACK被传送后，才会开始传送数据讯帧的起始封包SOF。因此，接收端的信号处理装置的延迟电路可直接根据估计出的传输延迟处理接收到的开始传送数据讯帧的起始封包SOF。
根据本发明的第三方面实施例，传送端的信号处理装置亦可利用无须传输有效数据的空档，传送同步信号SYNC。被传送的同步信号SYNC可具有相同的内容，并且同步信号SYNC的内容对于传送端与接收端的信号处理装置均为已知的。因此，根据本发明的第三方面实施例，传送端的信号处理装置可于拉高有效数据信号线VLD的电压或传送有效数据前，传送同步信号SYNC。
图6是根据本发明的第三方面实施例显示于对应信号走线上所传送的信号的波形图。传送端的信号处理装置可在无需传送有效数据的时间，或者要传送有效数据之前，持续传送一或多个同步信号SYNC。接收端的信号处理装置可使用接收到 的一或多个同步信号SYNC调整或微调由各延迟单元所提供的延迟量，用以估计各数据线上的传输延迟。
在接收端的信号处理装置为各延迟单元取得可接受或最佳的延迟量调整结果之前，接收端的信号处理装置会将确认信号线上的电压拉低，以代表目前延迟电路尚未准备就绪。于接收端的信号处理装置为各延迟单元取得可接受或最佳的延迟量调整结果之后，接收端的信号处理装置会将确认信号线上的电压拉高，产生一准备就绪信号(Ready)，以告知传送端的信号处理装置接收端的延迟电路已准备就绪，可补偿信号走线所造成的延迟。因此，当传送端的信号处理装置接收到准备就绪信号或检测到确认信号线上的电压被拉高时，传送端的信号处理装置可拉高有效数据信号线VLD的电压，并且如图6所示开始传送有效数据，例如，数据讯帧的起始封包SOF与负载数据Data。
于本发明的第三方面实施例中，由于传送端的信号处理装置可利用无须传输有效数据的空档传送同步信号SYNC，因此，接收端的信号处理装置便可事先估计各数据线上的传输延迟并调整对应的延迟单元。当有数据必须被传送时，传送端的信号处理装置便可以立即传送而无需等待接收端执行传输延迟补偿。举例而言，当传送端与接收端之间的传输速率被改变时，各数据线上的传输延迟也可能随的改变，因此，接收端的信号处理装置可利用无须接收有效数据的空档估计各数据线上的传输延迟并事先调整对应的延迟单元。如此一来，当有数据必须被传送时，传送端的信号处理装置便可以立即传送。
图7显示了根据本发明的一实施例所述的补偿传输延迟的方法流程图。首先，于一数据总线上传送至少一同步信号(步骤S702)。接着，根据同步信号估计各数据线上的传输延迟(步骤S704)。接着，根据各数据线上估计的传输延迟执行传输延迟补偿(步骤S706)。最后，于传输延迟补偿完毕后，于一确认信号线上传送一确认信号(步骤S708)。
如上述，于本发明的实施例中，使用了同步信号SYNC来检测数据线/信号走线上的传输延迟，并且于估计及补偿完成后，利用接受信号(ACK)及/或准备就绪信号(Ready)告知另一方。如此一来，不仅可有效检测数据储存装置内部的传输延迟，并且可补偿传输延迟，以避免接收端发生解码错误。
本发明说明书中"耦接"一词是泛指各种直接或间接的电性连接方式。本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何熟悉本技术领域者， 在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当由权利要求书界定为准。
Claims (12)
1.一种控制器电路，包括：
一第一信号处理装置，依循一第一既定规则处理信号；
一第二信号处理装置，依循一第二既定规则处理信号；
一数据总线，耦接于该第一信号处理装置与该第二信号处理装置之间，并且包括多条数据线；以及
一确认信号线，耦接于该第一信号处理装置与该第二信号处理装置之间；
其中该第一信号处理装置于该数据总线上传送至少一同步信号至该第二信号处理装置；
该第二信号处理装置根据该至少一同步信号估计各数据线上的传输延迟，根据估计的各数据线上的传输延迟执行传输延迟补偿，以及于该确认信号线上传送一确认信号，以通知该第一信号处理装置这些数据线上的传输延迟已补偿完毕。
2.如权利要求1所述的控制器电路，其特征在于，于接收到该确认信号前，该第一信号处理装置于该数据总线上重复传送该至少一同步信号。
3.如权利要求1所述的控制器电路，其特征在于，该第二信号处理装置包括一延迟电路，耦接至该数据总线，并且包括多条延迟单元，其中该第二信号处理装置根据估计的各数据线上的传输延迟调整这些延迟单元的一延迟量。
4.如权利要求1所述的控制器电路，其特征在于，该第一信号处理装置于传送有效数据前，传送该至少一同步信号。
5.如权利要求1所述的控制器电路，其特征在于，该第一信号处理装置于传送第一笔有效数据后，传送该至少一同步信号。
6.如权利要求1所述的控制器电路，其特征在于，还包括：
一第一平台；以及
一第二平台，其中该第一信号处理装置被配置于该第一平台上，该第二平台被配置于该第二平台上。
7.一种估计传输延迟的方法，适用于一控制器电路，包括：
于一数据总线上传送至少一同步信号，其中该数据总线耦接于被配置在不同平台上的一第一信号处理装置与一第二信号处理装置之间，并且包括多条数据线；
根据该至少一同步信号估计各数据线上的传输延迟；
根据估计的各数据线上的传输延迟执行传输延迟补偿；以及
于传输延迟补偿完毕后，于一确认信号线上传送一确认信号，其中该确认信号线耦接于该第一信号处理装置与该第二信号处理装置之间。
8.如权利要求7所述的方法，其特征在于，还包括：
于接收到该确认信号前，于该数据总线上重复传送该至少一同步信号。
9.如权利要求7所述的方法，其特征在于，根据估计的各数据线上的传输延迟执行传输延迟补偿的步骤还包括：
根据估计的各数据线上的传输延迟调整对应的一延迟单元的一延迟量。
10.如权利要求7所述的方法，其特征在于，于一数据总线上传送至少一同步信号的步骤还包括：
于传送有效数据前，传送该至少一同步信号。
11.如权利要求7所述的方法，其特征在于，于一数据总线上传送至少一同步信号的步骤还包括：
于传送第一笔有效数据后，传送该至少一同步信号。
12.如权利要求7所述的方法，其特征在于，该至少一同步信号的内容对于该第一信号处理装置与该第二信号处理装置为已知的。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
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