TWI673720B

TWI673720B - 控制器電路與估計延遲補償方法

Info

Publication number: TWI673720B
Application number: TW106104860A
Authority: TW
Inventors: 施富仁; 趙文吉
Original assignee: 慧榮科技股份有限公司
Priority date: 2016-12-27
Filing date: 2017-02-15
Publication date: 2019-10-01
Also published as: TW201824264A

Abstract

一種控制器電路，包括第一信號處理裝置、第二信號處理裝置、資料匯流排以及確認信號線。第一信號處理裝置依循一第一既定規則處理信號。第二信號處理裝置依循一第二既定規則處理信號。資料匯流排耦接於第一信號處理裝置與第二信號處理裝置之間，並且包括複數資料線。確認信號線耦接於第一處理裝置與第二處理裝置之間。第一信號處理裝置於資料匯流排上傳送至少一同步信號至第二信號處理裝置。第二信號處理裝置根據同步信號估計各資料線上的傳輸延遲，根據估計之各資料線上的傳輸延遲執行傳輸延遲補償，以及於確認信號線上傳送一確認信號，以通知第一信號處理裝置等資料線上的傳輸延遲已補償完畢。

Description

控制器電路與估計延遲補償方法

本發明係關於一種傳輸延遲補償方法，可有效偵測資料儲存裝置內部之傳輸延遲，並且補償傳輸延遲，以避免接收端發生解碼錯誤。

隨著資料儲存裝置的科技在近幾年快速地成長，許多資料儲存裝置，如符合SD/MMC規格、CF規格、MS規格與XD規格的記憶卡、固態硬碟、內嵌式記憶體(embedded Multi Media Card，縮寫為eMMC)以及通用快閃記憶體(Universal Flash Storage，縮寫為UFS)已經廣泛地被應用在多種用途上。因此，在這些資料儲存裝置上，有效的存取控制也變成一個重要的議題。

於資料儲存裝置中，電路板上的資料走線長度為影響資料傳輸延遲之重要因素。資料走線長度的不一致會造成各資料走線具有不同的傳輸延遲。特別是對於高速資料傳輸的環境中，些微的長度差異將對傳輸延遲造成巨大的影響。若未能補償傳輸延遲，則會造成接收端的解碼錯誤。

有鑑於此，需要一種新的電路架構與傳輸延遲補償方法，可有效偵測資料儲存裝置內部之傳輸延遲，並且補償傳輸延遲，以避免接收端發生解碼錯誤。

本發明提出一種控制器電路，包括第一信號處理裝置、第二信號處理裝置、資料匯流排以及確認信號線。第一信號處理裝置依循一第一既定規則處理信號。第二信號處理裝置依循一第二既定規則處理信號。資料匯流排耦接於第一信號處理裝置與第二信號處理裝置之間，並且包括複數資料線。確認信號線耦接於第一處理裝置與第二處理裝置之間。第一信號處理裝置於資料匯流排上傳送至少一同步信號至第二信號處理裝置。第二信號處理裝置根據同步信號估計各資料線上的傳輸延遲，根據估計之各資料線上的傳輸延遲執行傳輸延遲補償，以及於確認信號線上傳送一確認信號，以通知第一信號處理裝置等資料線上的傳輸延遲已補償完畢。

本發明另提出一種估計傳輸延遲的方法，適用於一控制器電路，包括：於一資料匯流排上傳送至少一同步信號，其中資料匯流排耦接於被配置在不同平台上之一第一信號處理裝置與一第二信號處理裝置之間，並且包括複數資料線；根據同步信號估計各資料線上的傳輸延遲；根據估計之各資料線上的傳輸延遲執行傳輸延遲補償；以及於傳輸延遲補償完畢後，於一確認信號線上傳送一確認信號，其中確認信號線耦接於第一信號處理裝置與第二信號處理裝置之間。

100‧‧‧資料儲存裝置

110A、110B、310‧‧‧控制器

111、ROM‧‧‧唯讀記憶體

112、415、425、SRAM‧‧‧靜態隨機存取記憶體

120‧‧‧記憶體裝置

200‧‧‧主機裝置

210‧‧‧處理器

220‧‧‧儲存模組

300A、300B‧‧‧電子裝置

310A、310B‧‧‧平台

400、470、480‧‧‧延遲電路

410‧‧‧通訊協定層信號處理裝置

420‧‧‧物理層數位信號處理裝置

430‧‧‧物理層類比信號處理裝置

440‧‧‧微處理器

450‧‧‧ECC引擎

460‧‧‧介面邏輯電路

CNF‧‧‧確認信號線

D0、D1、Dn‧‧‧資料線

DATA‧‧‧資料匯流排

Data‧‧‧負載資料

TX‧‧‧傳送路徑

RX‧‧‧接收路徑

SYNC‧‧‧同步信號

SOF‧‧‧資料訊框起始封包

VLD‧‧‧有效資料信號線

第1A圖係顯示根據本發明之一實施例所述之電子裝置範例方塊圖。

第1B圖係顯示根據本發明之另一實施例所述之電子裝置範例方塊圖。

第2圖係顯示根據本發明之一實施例所述之控制器之一範例方塊圖。

第3圖係根據本發明之第一方面實施例顯示於對應信號走線上所傳送之信號的波形圖。

第4圖係顯示根據本發明之一實施例所述之延遲電路範例。

第5圖係根據本發明之第二方面實施例顯示於對應信號走線上所傳送之信號的波形圖。

第6圖係根據本發明之第三方面實施例顯示於對應信號走線上所傳送之信號的波形圖。

第7圖係顯示根據本發明之一實施例所述之補償傳輸延遲的方法流程圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。目的在於說明本發明之精神而非用以限定本發明之保護範圍，應理解下列實施例可經由軟體、硬體、韌體、或上述任意組合來實現。

第1A圖係顯示根據本發明之一實施例所述之電子裝置範例方塊圖。電子裝置300A可包括資料儲存裝置100與主機裝置200。資料儲存裝置100可包括控制器110A與記憶體裝置120。控制器110A可包括唯讀記憶體(ROM)111與靜態隨機存取記憶體(Static Random Access Memory，縮寫為SRAM)112。記憶體裝置120可包括一或多個非揮發性記憶體，例如，快閃記憶體。

主機裝置200可至少包括處理器210與儲存模組220。舉例而言，儲存模組220係用以記錄主機裝置200所存取(亦即寫入與讀取)的資料，處理器210則可依需求發出指令存取資料儲存裝置100，並控制主機裝置200所包含之各元件之運作。

主機裝置200與資料儲存裝置100可透過一既定介面相互連接。例如，當資料儲存裝置100包含一或多個通用快閃記憶體(Universal Flash Storage，縮寫為UFS)時，主機裝置200與資料儲存裝置100可透過UFS介面相互連接。UFS介面可包括如第1A圖所示之用以將指令及資料傳送至資料儲存裝置100之一傳送路徑TX與用以自資料儲存裝置100接收指令及資料之一接收路徑RX。

第1B圖係顯示根據本發明之另一實施例所述之電子裝置範例方塊圖。於此實施例中，SRAM 112被配置於控制器110B外部，並且耦接至控制器110B。

於本發明之實施例中，電子裝置300A及電子裝置300B可為行動裝置，例如智慧型手機、智慧型手錶或平板，但不以此為限。

第2圖係顯示根據本發明之一實施例所述之控制器之一範例方塊圖。根據本發明之一實施例，控制器310可以是資料儲存裝置所包含之控制器，例如第1A圖或第1B圖所示之資料儲存裝置100所包含之控制器110A或110B。此外，根據本發明之一實施例，控制器310內部之元件可被實施於不同的平台上，所述之平台可以是現場可程式邏輯閘陣列(Field Programmable Gate Array，縮寫為FPGA)。

如圖所示，控制器310之電路元件可被配置於不同的平台310A與310B，其中平台310A與310B可為不同的FPGA。平台310A可至少包括通訊協定層信號處理裝置410、靜態隨機存取記憶體(SRAM)415、微處理器440、錯誤更正碼(Error Correction Code，縮寫為ECC)引擎450以及介面邏輯電路460。平台310B可至少包括物理層數位信號處理裝置420、SRAM 425以及物理層類比信號處理裝置430。

物理層類比信號處理裝置430可依循一既定規則處理自主機裝置(例如，第1A圖或第1B圖所示之主機裝置200)所接收到的資料信號。舉例而言，物理層類比信號處理裝置430可偵測接收到的資料的電壓，並且將偵測的電壓轉換為二進位的資料，其中二進位的資料係包含以序列方式排列之一系列資料位元。

物理層數位信號處理裝置420自物理層類比信號處理裝置430接收以序列方式排列之資料位元，並且可依循一既定規則處理接收到的資料位元信號。舉例而言，物理層數位信號處理裝置420可將序列方式排列之資料位元轉換為平行排列之資料位元。物理層數位信號處理裝置420可進一步將平行排列之資料位元透過資料匯流排DATA傳送至通訊協定層信號處理裝置410。根據本發明之一實施例，資料匯流排DATA為耦接於物理層數位信號處理裝置420與通訊協定層信號處理裝置410之間用以傳輸資料位元之一資料匯流排。

通訊協定層信號處理裝置410接收平行排列之資料位元，並且可依循一既定規則處理接收到的資料位元信號。根據本發明之一實施例，通訊協定層信號處理裝置410可依循由通用快閃記憶體(UFS)之標準所定義之通訊協定處理接收到的資料位元信號。舉例而言，通訊協定層信號處理裝置410可將接收到的平行排列的資料位元解譯(parse)成為符合UFS標準所規範之既定的格式的資料。舉例而言，經解譯後，可獲得資料訊框起始封包(SOF)、負載資料(payload data)、循環冗餘校驗(Cyclic redundancy check，縮寫為CRC)資料以及資料訊框結束封包(EOF)封包等。

微處理器440可執行運算，並且控制平台310A內之電路與裝置的運作。介面邏輯電路460可控制耦接至控制器310之記憶體裝置(例如，記憶體裝置120)之存取操作。ECC引擎450可根據欲寫入記憶體裝置之資料內容產生同位檢查(parity check)位元。

以上的信號處理流程為控制器310處理自主機裝置接收到的資料信號的流程。當控制器310自記憶體裝置讀取資料時，ECC引擎450可執行ECC檢查與更正的功能，用以檢查並更正自記憶體裝置讀取之資料內的錯誤位元，並將更正過的資料提供給通訊協定層信號處理裝置410。

通訊協定層信號處理裝置410可依循一既定規則處理接收到的資料位元信號。舉例而言，通訊協定層信號處理裝置410可為接收到的資料產生資料訊框起始封包(SOF)、資料訊框結束封包(EOF)封包等，將這些資料位元轉換成平行排列的資料位元，並且將平行排列的資料位元透過資料匯流排DATA傳送至物理層數位信號處理裝置420。

物理層數位信號處理裝置420可依循一既定規則處理接收到的資料位元信號。舉例而言，物理層數位信號處理裝置420可將平行方式排列之資料位元轉換為序列排列之資料位元，並將資料位元信號傳送給物理層類比信號處理裝置430。

物理層類比信號處理裝置430可依循一既定規則處理接收到的資料位元信號。舉例而言，物理層類比信號處理裝置430可將以序列方式排列之資料位元轉換為類比的電壓信號，並將電壓信號傳送給主機裝置。

根據本發明之一實施例，複數組信號走線連接於平台310A與310B之間，包括了有效資料信號線VLD、資料匯流排DATA、以及確認信號線CFN。

然而，不均等的信號走線長度會造成傳輸延遲。例如，資料匯流排DATA可包含複數資料線D0~Dn，其中n為一正整數，用以傳送n個位元資料。當資料線D0~Dn的長度不均等時，各資料線D0~Dn上的傳輸延遲時間也會不同。不同的傳輸延遲時間可能造成接收端的解碼錯誤。

於本發明之實施例中，使用了同步信號SYNC來偵測資料線/信號走線上的傳輸延遲，並且於估計及補償完成後，利用接受信號(ACK)及/或準備就緒信號(Ready)告知另一方。以下段落將做更詳細的介紹，其中於以下段落中，接受信號(ACK)與準備就緒信號(Ready)可被稱為確認信號。

根據本發明之第一方面實施例，一信號處理裝置(即，傳送端)(例如，平台310A之通訊協定層信號處理裝置410或平台310B之物理層數位信號處理裝置420)可於欲傳送給另一個平台之信號處理裝置(即，接收端)(例如，平台310B之物理層數位信號處理裝置420或平台310A之通訊協定層信號處理裝置410)之信號中插入一或多個同步信號SYNC，例如，一或多個同步訊框。根據本發明之一實施例，傳送端的信號處理裝置可將同步信號SYNC之傳送安插於傳送負載資料之前。

根據本發明之一實施例，被插入的同步信號SYNC可具有相同的內容，並且同步信號SYNC之內容對於傳送端與接收端的信號處理裝置均為已知的。

第3圖係根據本發明之第一方面實施例顯示於對應信號走線上所傳送之信號的波形圖。當傳送端的信號處理裝置欲傳送有效資料至接收端時，可先將有效資料信號線VLD的電壓拉高，以通知接收端的信號處理裝置。傳送端的信號處理裝置可於資料訊框之起始封包(SOF)後，負載資料(Data)前，插入一或多個同步信號SYNC。接收端的信號處理裝置可使用接收到的同步信號SYNC調整或微調由各延遲單元所提供之延遲量，用以估計各資料線上的傳輸延遲。

第4圖係顯示根據本發明之一實施例所述之延遲電路範例。根據本發明之一實施例，通訊協定層信號處理裝置410與物理層數位信號處理裝置420可分別包含一延遲電路470與480。延遲電路470與480可如第4圖所示之延遲電路400包含複數延遲單元，其中各延遲單元耦接至資料匯流排DATA上的一條資料線。

根據本發明之一實施例，於欲將資料信號由平台310A傳送至平台310B之情境中，通訊協定層信號處理裝置410為資料信號之傳送端，而物理層數位信號處理裝置420為資料信號之接收端。物理層數位信號處理裝置420可調整或微調由延遲電路480內各延遲單元所提供之延遲量，根據不同延遲量接收同步信號，並解碼接收到的同步信號，以估計各資料線上的傳輸延遲。當物理層數位信號處理裝置420可成功解碼出或可辨識出同步信號SYNC之既定內容時，此時應用的延遲量即為估計出的傳輸延遲。物理層數位信號處理裝置420可將估計出的傳輸延遲應用於延遲電路480上對應的延遲單元，用以執行傳輸延遲補償。物理層數位信號處理裝置420可進一步拉起確認信號線CNF上的電壓，用以於確認信號線CNF上傳送一確認信號，例如，於本實施例中為一接受信號ACK，以通知通訊協定層信號處理裝置410資料線上的傳輸延遲已補償完畢。待接收到確認信號或偵測到確認信號線上的電壓被拉起後，通訊協定層信號處理裝置410可如第3圖所示之開始傳送負載資料Data。

另一方面，於欲將資料信號由平台310B傳送至平台310A之情境中，物理層數位信號處理裝置420為資料信號之傳送端，而通訊協定層信號處理裝置410為資料信號之接收端。通訊協定層信號處理裝置410可調整或微調由延遲電路470內各延遲單元所提供之延遲量，根據不同延遲量接收同步信號，並解碼接收到的同步信號，以估計各資料線上的傳輸延遲。當通訊協定層信號處理裝置410可成功解碼出或可辨識出同步信號SYNC之既定內容時，此時應用的延遲量即為估計出的傳輸延遲。通訊協定層信號處理裝置410可將估計出的各資料線上的傳輸延遲應用於延遲電路470上對應的延遲單元，用以執行傳輸延遲補償。通訊協定層信號處理裝置410可進一步拉起確認信號線CNF上的電壓，用以於確認信號線CNF上傳送一確認信號，例如，於本實施例中為一接受信號ACK，以通知物理層數位信號處理裝置420資料線上的傳輸延遲已補償完畢。待接收到確認信號或偵測到確認信號線上的電壓被拉起後，物理層數位信號處理裝置420可如第3圖所示之開始傳送負載資料Data。於本發明之實施例中，物理層數位信號處理裝置420亦具有辨識資料訊框起始封包(SOF)、負載資料(payload data)、資料訊框結束封包(EOF)封包等資料之能力。

根據本發明之一實施例，在接收到確認信號或偵測到確認信號線CNF上的電壓被拉起前，傳送端的信號處理裝置可如第3圖所示持續或重複於資料匯流排上傳送具有相同內容的同步信號。反覆傳送具有相同內容的同步信號的目的在於讓接收端的信號處理裝置可根據不同的延遲量接收並解碼同步信號，以估計出對應之資料線上的傳輸延遲，並為各延遲單元取得可接受或最佳的延遲量調整結果。

於本發明之第一方面實施例中，傳送端的信號處理裝置可於拉高有效資料信號線VLD的電壓或傳送第一筆有效資料(例如，資料訊框之起始封包SOF)後，傳送同步信號 SYNC。

值得注意的是，如上述，資料訊框之起始封包SOF、同步信號SYNC及負載資料Data可於傳送至資料線D0~Dn之前，被轉換為平行方式排列之資料位元。

此外，值得注意的是，於第一方面實施例中，由於資料訊框之起始封包SOF之傳送早於同步信號SYNC，因此，接收端的信號處理裝置可能因尚未補償各走線上的傳輸延遲而無法成功解碼或取得資料訊框之起始封包SOF的正確內容。因此，於本發明之實施例中，接收端的信號處理裝置可先將原始接收到的資料訊框之起始封包SOF暫存起來。資料訊框之起始封包SOF可被佔存於SRAM 415或425，或者接收端的信號處理裝置所包含之暫存裝置。當接收端的信號處理裝置估計出傳輸延遲時，接收端的信號處理裝置可根據估計出的傳輸延遲，由對應之延遲電路重新處理被暫存之資料訊框之起始封包SOF，以補償傳輸延遲。

根據本發明之第二方面實施例，傳送端的信號處理裝置可於欲傳送至另一平台之資料中，將一或多個同步信號SYNC插入於資料訊框之起始封包SOF之前。被插入的同步信號SYNC可具有相同的內容，並且同步信號SYNC之內容對於傳送端與接收端的信號處理裝置均為已知的。因此，根據本發明之第二方面實施例，傳送端的信號處理裝置可於傳送第一筆有效資料前，傳送同步信號SYNC。

第5圖係根據本發明之第二方面實施例顯示於對應信號走線上所傳送之信號的波形圖。第二方面實施例的大部分操作與第一方面實施例類似，因此類似操作的說明可參照第一方面實施例的說明，並於此不再贅述。第二方面實施例與第一方面實施例的差異在於，於第二方面實施例中，資料訊框之起始封包SOF之傳送晚於同步信號SYNC，且在確認信號線上的電壓被拉起或接受信號ACK被傳送後，才會開始傳送資料訊框之起始封包SOF。因此，接收端的信號處理裝置的延遲電路可直接根據估計出的傳輸延遲處理接收到的開始傳送資料訊框之起始封包SOF。

根據本發明之第三方面實施例，傳送端的信號處理裝置亦可利用無須傳輸有效資料的空檔，傳送同步信號SYNC。被傳送的同步信號SYNC可具有相同的內容，並且同步信號SYNC之內容對於傳送端與接收端的信號處理裝置均為已知的。因此，根據本發明之第三方面實施例，傳送端的信號處理裝置可於拉高有效資料信號線VLD的電壓或傳送有效資料前，傳送同步信號SYNC。

第6圖係根據本發明之第三方面實施例顯示於對應信號走線上所傳送之信號的波形圖。傳送端的信號處理裝置可在無需傳送有效資料的時間，或者要傳送有效資料之前，持續傳送一或多個同步信號SYNC。接收端的信號處理裝置可使用接收到的一或多個同步信號SYNC調整或微調由各延遲單元所提供之延遲量，用以估計各資料線上的傳輸延遲。

在接收端的信號處理裝置為各延遲單元取得可接受或最佳的延遲量調整結果之前，接收端的信號處理裝置會將確認信號線上的電壓拉低，以代表目前延遲電路尚未準備就緒。於接收端的信號處理裝置為各延遲單元取得可接受或最佳的延遲量調整結果之後，接收端的信號處理裝置會將確認信號線上的電壓拉高，產生一準備就緒信號(Ready)，以告知傳送端的信號處理裝置接收端的延遲電路已準備就緒，可補償信號走線所造成的延遲。因此，當傳送端的信號處理裝置接收到準備就緒信號或偵測到確認信號線上的電壓被拉高時，傳送端的信號處理裝置可拉高有效資料信號線VLD的電壓，並且如第6圖所示開始傳送有效資料，例如，資料訊框之起始封包SOF與負載資料Data。

於本發明之第三方面實施例中，由於傳送端的信號處理裝置可利用無須傳輸有效資料的空檔傳送同步信號SYNC，因此，接收端的信號處理裝置便可事先估計各資料線上的傳輸延遲並調整對應之延遲單元。當有資料必須被傳送時，傳送端的信號處理裝置便可以立即傳送而無需等待接收端執行傳輸延遲補償。舉例而言，當傳送端與接收端之間的傳輸速率被改變時，各資料線上的傳輸延遲也可能隨之改變，因此，接收端的信號處理裝置可利用無須接收有效資料的空檔估計各資料線上的傳輸延遲並事先調整對應之延遲單元。如此一來，當有資料必須被傳送時，傳送端的信號處理裝置便可以立即傳送。

第7圖係顯示根據本發明之一實施例所述之補償傳輸延遲的方法流程圖。首先，於一資料匯流排上傳送至少一同步信號(步驟S702)。接著，根據同步信號估計各資料線上的傳輸延遲(步驟S704)。接著，根據各資料線上估計之傳輸延遲執行傳輸延遲補償(步驟S706)。最後，於傳輸延遲補償完畢後，於一確認信號線上傳送一確認信號(步驟S708)。

如上述，於本發明之實施例中，使用了同步信號SYNC來偵測資料線/信號走線上的傳輸延遲，並且於估計及補償完成後，利用接受信號(ACK)及/或準備就緒信號(Ready)告知另一方。如此一來，不僅可有效偵測資料儲存裝置內部之傳輸延遲，並且可補償傳輸延遲，以避免接收端發生解碼錯誤。

本發明說明書中「耦接」一詞係泛指各種直接或間接之電性連接方式。本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種控制器電路，包括：一第一信號處理裝置，依循一第一既定規則處理信號；一第二信號處理裝置，依循一第二既定規則處理信號；一資料匯流排，耦接於該第一信號處理裝置與該第二信號處理裝置之間，並且包括複數資料線；以及一確認信號線，耦接於該第一處理裝置與該第二處理裝置之間；其中該第一信號處理裝置於該資料匯流排上傳送至少一同步信號至該第二信號處理裝置；該第二信號處理裝置根據該至少一同步信號估計各資料線上的傳輸延遲，根據估計之各資料線上的傳輸延遲分別對各資料線執行傳輸延遲補償，以及於該確認信號線上傳送一確認信號，以通知該第一信號處理裝置該等資料線上的傳輸延遲已補償完畢。
如申請專利範圍第1項所述之控制器電路，其中於接收到該確認信號前，該第一信號處理裝置於該資料匯流排上重複傳送該至少一同步信號。
如申請專利範圍第1項所述之控制器電路，其中該第二信號處理裝置包括一延遲電路，耦接至該資料匯流排，並且包括複數延遲單元，其中該第二信號處理裝置根據估計之各資料線上的傳輸延遲調整該等延遲單元之一延遲量。
如申請專利範圍第1項所述之控制器電路，其中該第一信號處理裝置於傳送有效資料前，傳送該至少一同步信號。
如申請專利範圍第1項所述之控制器電路，其中該第一信號處理裝置於傳送第一筆有效資料後，傳送該至少一同步信號。
如申請專利範圍第1項所述之控制器電路，更包括：一第一平台；以及一第二平台，其中該第一信號處理裝置被配置於該第一平台上，該第二平台被配置於該第二平台上。
一種估計傳輸延遲的方法，適用於一控制器電路，包括：於一資料匯流排上傳送至少一同步信號，其中該資料匯流排耦接於被配置在不同平台上之一第一信號處理裝置與一第二信號處理裝置之間，並且包括複數資料線；根據該至少一同步信號估計各資料線上的傳輸延遲；根據估計之各資料線上的傳輸延遲分別對各資料線執行傳輸延遲補償；以及於傳輸延遲補償完畢後，於一確認信號線上傳送一確認信號，其中該確認信號線耦接於該第一信號處理裝置與該第二信號處理裝置之間。
如申請專利範圍第7項所述之方法，更包括：於接收到該確認信號前，於該資料匯流排上重複傳送該至少一同步信號。
如申請專利範圍第7項所述之方法，其中根據估計之各資料線上的傳輸延遲執行傳輸延遲補償之步驟更包括：根據估計之各資料線上的傳輸延遲調整對應之一延遲單元之一延遲量。
如申請專利範圍第7項所述之方法，其中於一資料匯流排上傳送至少一同步信號之步驟更包括：於傳送有效資料前，傳送該至少一同步信號。
如申請專利範圍第7項所述之方法，其中於一資料匯流排上傳送至少一同步信號之步驟更包括：於傳送第一筆有效資料後，傳送該至少一同步信號。
如申請專利範圍第7項所述之方法，其中該至少一同步信號之內容對於該第一信號處理裝置與該第二信號處理裝置為已知的。