JPS63292497A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS63292497A JPS63292497A JP62129496A JP12949687A JPS63292497A JP S63292497 A JPS63292497 A JP S63292497A JP 62129496 A JP62129496 A JP 62129496A JP 12949687 A JP12949687 A JP 12949687A JP S63292497 A JPS63292497 A JP S63292497A
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- JP
- Japan
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- voltage
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- gate
- power supply
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート絶縁膜中に浮遊ゲート電極を有するＭ
ＯＳ型不揮発性半導体メモリ装置に関し、特に書込み／
消去に必要な電源電圧以上の電圧を作り出す昇圧回路を
内蔵した不揮発性半導体メモリ装置に関する。
ＯＳ型不揮発性半導体メモリ装置に関し、特に書込み／
消去に必要な電源電圧以上の電圧を作り出す昇圧回路を
内蔵した不揮発性半導体メモリ装置に関する。
従来、ゲート絶縁膜中に浮遊ゲートを有し、電子の放出
／注入によって情報の書込み／消去を行なうＭＯＳ型不
揮発性半導体メモリ装置ｔ（以下、単にＥＰＲＯＭとい
う。）において情報の書込み／消去を行なうためには、
電源電圧以上の電圧（以降、第２の電圧という）が必要
であり、この第２の電圧を供給する方法として外部から
端子を介して直接筒２の電圧を入力する方法と、同一半
導体基体上に電源電圧以上の電圧を作り出す昇圧回路を
内蔵する方法とがある。
／注入によって情報の書込み／消去を行なうＭＯＳ型不
揮発性半導体メモリ装置ｔ（以下、単にＥＰＲＯＭとい
う。）において情報の書込み／消去を行なうためには、
電源電圧以上の電圧（以降、第２の電圧という）が必要
であり、この第２の電圧を供給する方法として外部から
端子を介して直接筒２の電圧を入力する方法と、同一半
導体基体上に電源電圧以上の電圧を作り出す昇圧回路を
内蔵する方法とがある。
後者の場合、昇圧回路は従来電源電圧（通常、単一電源
）をクロック信号を用いて昇圧することにより、常時情
報の書込み／消去可能な第２の電圧を発生し続けていた
。
）をクロック信号を用いて昇圧することにより、常時情
報の書込み／消去可能な第２の電圧を発生し続けていた
。
上述した従来のＥＰＲＯＭは、電源電圧をクロック信号
を用いて昇圧することにより常時、情報の書込み／消去
可能な電源電圧以上の電圧が供給されたままになってい
るため、パワーオン時の不定状態の時に書込みυ！御回
路が誤動作した場合、それによって記憶情報が書き換え
られてしまう可能性があり、また第２の電圧が不必要な
時、例えば読出し時においても昇ｎ０回路が動作したま
まの状態となっており、不要な電力を消費するという欠
点がある。
を用いて昇圧することにより常時、情報の書込み／消去
可能な電源電圧以上の電圧が供給されたままになってい
るため、パワーオン時の不定状態の時に書込みυ！御回
路が誤動作した場合、それによって記憶情報が書き換え
られてしまう可能性があり、また第２の電圧が不必要な
時、例えば読出し時においても昇ｎ０回路が動作したま
まの状態となっており、不要な電力を消費するという欠
点がある。
本発明の不揮発性半導体メモリ装置は、クロック信号と
、書込み／消去信号と、不揮発性半導体メモリ装置のパ
ワーオンリセット時とリセット後前記電源電圧が定常状
態に達した時とで論理レベルが相異なる制−信号を入力
し、電源立上り時および電源立上り後の書込み／消去時
以外の時に前記クロック信号の昇圧回路への入力を禁止
する制御回蕗を有している。
、書込み／消去信号と、不揮発性半導体メモリ装置のパ
ワーオンリセット時とリセット後前記電源電圧が定常状
態に達した時とで論理レベルが相異なる制−信号を入力
し、電源立上り時および電源立上り後の書込み／消去時
以外の時に前記クロック信号の昇圧回路への入力を禁止
する制御回蕗を有している。
したがって、従来のようにパワーオン時の誤動作による
記憶情報の誤蟲き換えは発生せず、かつ第２の電圧が不
要な時には押圧回路の動作は停止しているので消ｖＲ電
力の低減がはかれる。
記憶情報の誤蟲き換えは発生せず、かつ第２の電圧が不
要な時には押圧回路の動作は停止しているので消ｖＲ電
力の低減がはかれる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＥＰＲＯＭの一実施例のブロック図、
第２図はその動作を示すタイムチャートである。
第２図はその動作を示すタイムチャートである。
ノアゲート１はＥＰＲＯＭ（７）！込み／消去時に“Ｌ
ルベルとなる書込み／消去信号Ｗ＋Ｅとパワーオンリセ
ット８から出力される制御信号ＣＯＮを入力する。ナン
トゲート３は昇圧用クロック信号ＣＬＫとノアゲート１
の出力２を入力する。インバータ４はナントゲート３の
出力を反転する。昇圧回路６は入力端子■にインバータ
４からクロック信号ＣＬＫが入力すると動作し、出力端
子Ｏから電源電圧ＶＤＤ以上の電圧７（第２の電圧）を
出力する。パワーオンリセット回路８は電源グランド囚
に直列に接続された抵抗９ならびに容ｉｉｏと、その接
続点１２を入力とするインバータ１１で構成されている
。
ルベルとなる書込み／消去信号Ｗ＋Ｅとパワーオンリセ
ット８から出力される制御信号ＣＯＮを入力する。ナン
トゲート３は昇圧用クロック信号ＣＬＫとノアゲート１
の出力２を入力する。インバータ４はナントゲート３の
出力を反転する。昇圧回路６は入力端子■にインバータ
４からクロック信号ＣＬＫが入力すると動作し、出力端
子Ｏから電源電圧ＶＤＤ以上の電圧７（第２の電圧）を
出力する。パワーオンリセット回路８は電源グランド囚
に直列に接続された抵抗９ならびに容ｉｉｏと、その接
続点１２を入力とするインバータ１１で構成されている
。
次に、本実施例の動作を第２図により説明する。
時刻ｔｏにパワーオンされると、パワーオンリセット回
路８の接続点１２の電位はグランドレベルから抵抗９と
容１１０で決まる時定数により徐々に上昇していく。そ
して接続点１２の電位がインバータ１１のスレッショル
ド電圧に達するまではインバータ１１の出力である制御
信号ＣＯＮはｊｊ Ｈ”レベルのままである。このとき
、ノアゲート１の出力２は書込み／消去信号Ｗ＋Ｅが不
安定であってもＬ”レベルとなり、ナントゲート３から
クロックＣＬＫは出力されない。時刻ｔ１に接続点１２
の電位がインバータ１１のスレッショルド電圧を越える
と、制御信号ｎΣＮ′は“Ｌ”となる。このとき、ＥＰ
ＲＯＭの書込み／消去を行なわない場合、書込み／消去
信号Ｗ＋Ｅが“Ｈ”レベルであるため、ノアゲート１の
出力は“Ｌ”レベルのままであり、クロックＣＬＫはナ
ントゲート３から出力されない。したがって、昇圧回路
６にクロックＣＬＫは供給されず、消費電力の低減が図
れる。次に、時刻ｔ２に、ＥＰＲＯＭの書込み／消去を
行なうために書込み／消去信号Ｗ＋Ｅが“Ｌ”レベルに
なると、ノアゲート１の出力２が“Ｈ”レベルとなり、
ナントゲート３、インバータ４を経て昇圧回路６にクロ
ックＣＬＫが供給されて昇圧回路６が動作し、出力端子
Ｏから第２の電圧７が出力されＥＰＲＯＭの書込み／消
去が可能となる。そして、ＥＰＲＯＭの書込み／消去を
停止するために、時刻ｔ３に書込み／消去信号Ｗ＋Ｅが
再び“Ｌ″レベルなると、昇圧回路６へのクロックＣＬ
Ｋの供給が停止して、昇圧回路６は動作を停止し、第２
の電圧７は出力されなくなる。
路８の接続点１２の電位はグランドレベルから抵抗９と
容１１０で決まる時定数により徐々に上昇していく。そ
して接続点１２の電位がインバータ１１のスレッショル
ド電圧に達するまではインバータ１１の出力である制御
信号ＣＯＮはｊｊ Ｈ”レベルのままである。このとき
、ノアゲート１の出力２は書込み／消去信号Ｗ＋Ｅが不
安定であってもＬ”レベルとなり、ナントゲート３から
クロックＣＬＫは出力されない。時刻ｔ１に接続点１２
の電位がインバータ１１のスレッショルド電圧を越える
と、制御信号ｎΣＮ′は“Ｌ”となる。このとき、ＥＰ
ＲＯＭの書込み／消去を行なわない場合、書込み／消去
信号Ｗ＋Ｅが“Ｈ”レベルであるため、ノアゲート１の
出力は“Ｌ”レベルのままであり、クロックＣＬＫはナ
ントゲート３から出力されない。したがって、昇圧回路
６にクロックＣＬＫは供給されず、消費電力の低減が図
れる。次に、時刻ｔ２に、ＥＰＲＯＭの書込み／消去を
行なうために書込み／消去信号Ｗ＋Ｅが“Ｌ”レベルに
なると、ノアゲート１の出力２が“Ｈ”レベルとなり、
ナントゲート３、インバータ４を経て昇圧回路６にクロ
ックＣＬＫが供給されて昇圧回路６が動作し、出力端子
Ｏから第２の電圧７が出力されＥＰＲＯＭの書込み／消
去が可能となる。そして、ＥＰＲＯＭの書込み／消去を
停止するために、時刻ｔ３に書込み／消去信号Ｗ＋Ｅが
再び“Ｌ″レベルなると、昇圧回路６へのクロックＣＬ
Ｋの供給が停止して、昇圧回路６は動作を停止し、第２
の電圧７は出力されなくなる。
以上説明したように本発明は、昇任回路が電源の立上り
時には動作せず、書込み／消去時のみに動作して第２の
電圧が発生きれるように制御回路を付加することにより
、従来のようにパワーオン時の誤動作による記憶情報の
誤書き換えは発生せず、かつ第２の電圧が不必要な時に
は昇圧回路の動作は停止しているので消費電力の低減が
図れるという効果がある。
時には動作せず、書込み／消去時のみに動作して第２の
電圧が発生きれるように制御回路を付加することにより
、従来のようにパワーオン時の誤動作による記憶情報の
誤書き換えは発生せず、かつ第２の電圧が不必要な時に
は昇圧回路の動作は停止しているので消費電力の低減が
図れるという効果がある。
第１図は本発明のＥＰＲＯＭの一実施例のブロック図、
第２図はそのタイミング図である。 ＣＬＫ・・・押圧用クロック信号、 Ｗ＋Ｅ・・・書込み／消去信号 ＣＯＮ・・・制御信号、 １・・・ノアゲート、 ２・・・ノアゲート１の出力、 ３・・・ナントゲート、 ４・・・インバータ、 ６・・・昇圧回路、 ７・・・第２の電圧、 ８・・・パワーオンリセット回路、 ９・・・抵抗、 １０・・・容量１ １１・・・インバータ、 １２・・・接続点。
第２図はそのタイミング図である。 ＣＬＫ・・・押圧用クロック信号、 Ｗ＋Ｅ・・・書込み／消去信号 ＣＯＮ・・・制御信号、 １・・・ノアゲート、 ２・・・ノアゲート１の出力、 ３・・・ナントゲート、 ４・・・インバータ、 ６・・・昇圧回路、 ７・・・第２の電圧、 ８・・・パワーオンリセット回路、 ９・・・抵抗、 １０・・・容量１ １１・・・インバータ、 １２・・・接続点。
Claims (1)
- 【特許請求の範囲】 ＭＯＳ型不揮発性メモリトランジスタと、電源電圧か
らクロック信号の入力により電源電圧以上の電圧を作り
出す昇圧手段とを同一半導体基体上に有し、書込み／消
去時に該昇圧手段によつて作り出された電圧を必要とす
る不揮発性半導体メモリ装置において、 前記クロック信号と、書込み／消去信号と、不揮発性半
導体メモリ装置のパワーオンリセット時とリセット後前
記電源電圧が定常状態に達した時とで論理レベルが相異
なる制御信号を入力し、電源立上り時および電源立上り
後の書込み／消去時以外の時に前記クロック信号の昇圧
回路への入力を禁止する制御回路を有することを特徴と
する不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129496A JPS63292497A (ja) | 1987-05-25 | 1987-05-25 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129496A JPS63292497A (ja) | 1987-05-25 | 1987-05-25 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292497A true JPS63292497A (ja) | 1988-11-29 |
Family
ID=15010916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62129496A Pending JPS63292497A (ja) | 1987-05-25 | 1987-05-25 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474393A (ja) * | 1990-07-17 | 1992-03-09 | Nec Corp | 半導体集積回路 |
| WO2000060419A1 (fr) * | 1999-04-01 | 2000-10-12 | Seiko Epson Corporation | Appareil electronique et procede de commande d'un appareil electronique |
-
1987
- 1987-05-25 JP JP62129496A patent/JPS63292497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474393A (ja) * | 1990-07-17 | 1992-03-09 | Nec Corp | 半導体集積回路 |
| WO2000060419A1 (fr) * | 1999-04-01 | 2000-10-12 | Seiko Epson Corporation | Appareil electronique et procede de commande d'un appareil electronique |
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