CN113342714A - 存储器存储装置与其管理方法 - Google Patents

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CN113342714A CN202010136631.1A CN202010136631A CN113342714A CN 113342714 A CN113342714 A CN 113342714A CN 202010136631 A CN202010136631 A CN 202010136631A CN 113342714 A CN113342714 A CN 113342714A
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Abstract

本发明的范例实施例提供一种管理方法，其用于管理相容于PCIe标准的存储器存储装置。所述存储器存储装置具有用以连接至主机系统的多个接脚。所述管理方法包括：经由所述多个接脚中的至少一第一接脚传送第一指令至所述存储器存储装置，以控制所述存储器存储装置进入目标连结状态；以及当所述存储器存储装置处于所述目标连结状态时，经由所述多个接脚中的第二接脚传送第二指令至所述存储器存储装置，以控制所述存储器存储装置离开所述目标连结状态。所述第二接脚非专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。此外，本发明还提供一种存储器存储装置。

Description

存储器存储装置与其管理方法
技术领域
本发明涉及一种存储器管理技术，尤其涉及一种存储器存储装置与其管理方法。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
随着智能手机的SIM卡体积越做越小，存储器存储装置的体积也需要逐渐缩小。但是，现阶段而言，市面上并不存在可与Nano-SIM卡共用插槽且相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCIe)标准的存储器存储装置。特别是，相较于嵌入式多媒体卡(embedded Multi Media Card,eMMC)标准，PCIe标准提供了更高的数据存取速度。
发明内容
本发明的范例实施例提供一种存储器存储装置，可与Nano-SIM卡共用电子装置中的插槽。
本发明的范例实施例提供一种存储器存储装置的管理方法，可正常控制上述存储器存储装置进入或离开目标连结状态。
本发明范例实施例提供一种管理方法，其用于管理相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCIe)标准的存储器存储装置。所述存储器存储装置具有用以连接至一主机系统的多个接脚。所述管理方法包括：经由所述多个接脚中的至少一第一接脚传送第一指令至所述存储器存储装置，以控制所述存储器存储装置进入目标连结状态；以及当所述存储器存储装置处于所述目标连结状态时，经由所述多个接脚中的第二接脚传送第二指令至所述存储器存储装置，以控制所述存储器存储装置离开所述目标连结状态。所述第二接脚非专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
本发明范例实施例另提供一种存储器存储装置，其相容于PCIe标准。所述存储器存储装置包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元具有多个接脚且所述多个接脚用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以经由所述多个接脚中的至少一第一接脚接收第一指令并根据所述第一指令控制所述存储器存储装置进入目标连结状态。当所述存储器存储装置处于所述目标连结状态时，所述存储器控制电路单元更用以经由所述多个接脚中的第二接脚接收第二指令并根据所述第二指令控制所述存储器存储装置离开所述目标连结状态。所述第二接脚非专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
在本发明的一范例实施例中，所述第一指令经由差动信号传输。
在本发明的一范例实施例中，所述第二指令非经由差动信号传输。
在本发明的一范例实施例中，所述第二接脚为用以传输电源信号的接脚或用以传输参考时脉信号的接脚。
在本发明的一范例实施例中，所述多个接脚的总数为8。
在本发明的一范例实施例中，所述多个接脚为接脚VDD1、接脚VDD2、接脚VSS、接脚REFCLK、接脚TX+、接脚TX-、接脚RX+及接脚RX-。
在本发明的一范例实施例中，所述多个接脚为接脚VDD1、接脚VDD2、接脚VDD3、接脚VSS、接脚TX+、接脚TX-、接脚RX+及接脚RX-。
在本发明的一范例实施例中，所述存储器存储装置不具有专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
在本发明的一范例实施例中，所述目标连结状态包括所述PCIe标准所定义的L1、L1.1及L1.2的其中之一。
基于上述，本发明的范例实施例所提供的存储器存储装置相容于PCIe标准且可经由多个接脚连接至主机系统。所述多个接脚中的至少一第一接脚可用以传送第一指令，以控制存储器存储装置进入目标连结状态。当存储器存储装置处于目标连结状态时，所述多个接脚中的第二接脚可用以传送第二指令，以控制存储器存储装置离开所述目标连结状态。特别是，所述第二接脚并非专用于控制存储器存储装置进入或离开所述目标连结状态的接脚。藉此，即便缩减存储器存储装置的尺寸和/或接脚总数，存储器存储装置仍可正常地运作于PCIe标准所定义的多种连结状态。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是根据本发明的一范例实施例所示出的存储器存储装置与主机系统的示意图；
图2是根据本发明的一范例实施例所示出的连接接口单元中的多个接脚的示意图；
图3是根据本发明的一范例实施例所示出的连接接口单元中的多个接脚的示意图；
图4是根据本发明的一范例实施例所示出的经由电源信号传送第二指令的示意图；
图5是根据本发明的一范例实施例所示出的经由参考时脉信号传送第二指令的示意图；
图6是根据本发明的一范例实施例所示出的经由参考时脉信号传送第二指令的示意图；
图7是根据本发明的一范例实施例所示出的管理方法的流程图。
附图标号说明
10,20,30:存储器存储装置；
101:连接接口单元；
102:存储器控制电路单元；
103:可复写式非易失性存储器模块；
11:主机系统；
201～208,301～308:接脚；
CMD(1),CMD(2):指令；
S701:步骤(经由存储器存储装置的至少一第一接脚传送第一指令至所述存储器存储装置，以控制所述存储器存储装置进入目标连结状态)；
S702:步骤(经由存储器存储装置的第二接脚传送第二指令至所述存储器存储装置，以控制所述存储器存储装置离开所述目标连结状态，其中所述第二接脚非专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚)。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的存储器存储装置与主机系统的示意图。请参照图1，主机系统11可以是智能手机、数码相机、摄像机、通信装置、音频播放器、视频播放器或平板电脑等系统。存储器存储装置10可为主机系统11所使用的存储装置。
主机系统11可包括处理器、随机存取存储器(random access memory,RAM)、只读存储器(read only memory,ROM)及数据传输接口。主机系统11可通过数据传输接口与存储器存储装置10连接。例如，主机系统11可经由数据传输接口将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。
存储器存储装置10包括连接接口单元101、存储器控制电路单元102与可复写式非易失性存储器模块103。连接接口单元101用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元101与主机系统11通信。连接接口单元101相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCIe)标准。此外，连接接口单元101可与存储器控制电路单元102封装在一个芯片中，或者连接接口单元101是布设于一包含存储器控制电路单元102的芯片外。
存储器控制电路单元102用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块103中进行数据的写入、读取与抹除等运作。例如，存储器控制电路单元102可包括可程序化的一般用途或特殊用途的微处理器、数码信号处理器(Digital Signal Processor,DSP)、可程序化控制器、特殊应用积体电路(Application Specific Integrated Circuits,ASIC)、可程序化逻辑装置(Programmable Logic Device,PLD)或其他类似装置或这些装置的组合。在一范例实施例中，存储器控制电路单元102亦称为快闪存储器控制器。
可复写式非易失性存储器模块103是连接至存储器控制电路单元102并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块103可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个位元的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个位元的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块103中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位元。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块103中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位元。
在一范例实施例中，可复写式非易失性存储器模块103的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位元，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位元(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位元(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以存储使用者数据，而冗余位元区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512位元组(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。在一范例实施例中，可复写式非易失性存储器模块103亦称为快闪存储器模块。
在一范例实施例中，连接接口单元101具有多个接脚。所述多个接脚具有导电性且可设置于存储器存储装置10的表面。存储器存储装置10可经由所述多个接脚与主机系统11通信。例如，存储器控制电路单元102可经由所述多个接脚从主机系统11接收数据、将数据传送至主机系统11、从主机系统11接收电源信号、接地至主机系统11、和/或从主机系统11接收参考时脉信号。
在一范例实施例中，主机系统11可经由所述多个接脚中的至少一特定接脚(亦称为第一接脚)传送特定指令(亦称为第一指令)至存储器存储装置10，以控制存储器存储装置10进入特定连结状态(亦称为目标连结状态)。目标连结状态包括PCIe标准所定义的至少一种连结状态，例如，L1、L1.1及L1.2等。在目标连结状态下，存储器存储装置10的耗电量下降。换言之，所述第一指令是用以控制存储器存储装置10进入目标连结状态。当接收到第一指令时，存储器控制电路单元102可控制存储器存储装置10进入目标连结状态，以节省装置的耗电量。
在一范例实施例中，当存储器存储装置10处于目标连结状态时，主机系统11可经由所述多个接脚中的特定接脚(亦称为第二接脚)传送特定指令(亦称为第二指令)至存储器存储装置10，以控制存储器存储装置10离开目标连结状态。换言之，所述第二指令是用以控制存储器存储装置10离开目标连结状态。当接收到第二指令时，存储器控制电路单元102可控制存储器存储装置10离开目标连结状态，例如回到L0的连结状态。在一范例实施例中，控制存储器存储装置10离开目标连结状态的操作等同于唤醒存储器存储装置10。
须注意的是，所述第二接脚并非专用于控制存储器存储装置10进入或离开目标连结状态的接脚。例如，在一般符合PCIe标准的存储器存储装置中，普遍设置有一个专用于唤醒存储器存储装置的接脚CLKREQ#。当存储器存储装置进入L1、L1.1和/或L1.2等耗电量较低的连结状态时，主机系统可通过改变接脚CLKREQ#的电压电平来唤醒存储器存储装置。然而，在一范例实施例中，存储器存储装置10可不具有接脚CLKREQ#。在一范例实施例中，通过移除包含接脚CLKREQ#的至少一个接脚，可有效减少存储器存储装置10的体积。
图2是根据本发明的一范例实施例所示出的连接接口单元中的多个接脚的示意图。请参照图2，存储器存储装置20可相同或相似于图1的存储器存储装置10。
在一范例实施例中，存储器存储装置20的连接接口单元具有多个接脚201～208。存储器存储装置20可通过接脚201～208与主机系统(例如图1的主机系统11)通信。在一范例实施例中，接脚201～208可依序为接脚TX+、接脚TX-、接脚VDD1、接脚VSS、接脚REFCLK、接脚VDD2、接脚RX+及接脚RX-。
接脚201与202(即接脚TX+与TX-)用以传送差动信号至主机系统。接脚203与206(即接脚VDD1与VDD2)分别用以从主机系统接收电源信号。例如，接脚203可用以接收3.3伏特(Volt,V)或2.5V的电源信号，而接脚206可用以接收1.8V或1.2V的电源信号。接脚204(即接脚VSS)用以接地至主机系统。接脚205(即接脚REFCLK)用以从主机系统接收参考时脉信号。接脚207与208(即接脚RX+及RX-)用以从主机系统接收差动信号。
须注意的是，在一范例实施例中，接脚205是用以接收单端(single-end)的参考时脉信号，而非如PCIe标准中的接脚REFCLK+和/或接脚REFCLK-是用以传输差动时脉信号。此外，在图2的范例实施例中，接脚201～208的总数为8。相较于一般的PCIe标准所定义的接脚，存储器存储装置20不具有接脚VDD3、接脚VSS4、接脚VSS5、PERST#、CLKREQ#及接脚REFCLK-。
在一范例实施例中，第一指令可经由接脚207与208(即接脚RX+及RX-)以差动信号的形式从主机系统传送至存储器存储装置20。第一指令可为经特殊设计的开发者指令，其用以控制存储器存储装置20进入目标连结状态。
在一范例实施例中，当存储器存储装置20处于目标连结状态时，第二指令可经由接脚203(即接脚VDD1)、接脚206(即接脚VDD2)和/或接脚205(即接脚REFCLK)而以非差动信号的形式从主机系统传送至存储器存储装置20，以控制存储器存储装置20离开目标连结状态。例如，第二指令可通过在接脚203(即接脚VDD1)、接脚206(即接脚VDD2)和/或接脚205(即接脚REFCLK)上形成具有特定波形或特定信号样式的信号来进行传输。
图3是根据本发明的一范例实施例所示出的连接接口单元中的多个接脚的示意图。请参照图3，存储器存储装置30可相同或相似于图1的存储器存储装置10。
在一范例实施例中，存储器存储装置30的连接接口单元具有多个接脚301～308。存储器存储装置30可通过接脚301～308与主机系统(例如图1的主机系统11)通信。在一范例实施例中，接脚301～308可依序为接脚TX+、接脚TX-、接脚VDD1、接脚VSS、接脚VDD2、接脚VDD3、接脚RX+及接脚RX-。
接脚301与302(即接脚TX+与TX-)用以传送差动信号至主机系统。接脚303、305及306(即接脚VDD1、VDD2及VDD3)分别用以从主机系统接收电源信号。例如，接脚303可用以接收3.3V或2.5V的电源信号，接脚305可用以接收1.8V或1.2V的电源信号，而接脚36可用以接收0.8V或0.9V的电源信号。接脚304(即接脚VSS)用以接地至主机系统。接脚307与308(即接脚RX+及RX-)用以从主机系统接收差动信号。
在图3的范例实施例中，接脚301～308的总数也为8。须注意的是，相较于图2的范例实施例，在图3的范例实施例中，存储器存储装置30不具有接脚REFCLK。也就是说，存储器存储装置30可自行产生参考时脉信号(例如通过存储器存储装置30内部的震荡器产生)，而不从主机系统接收参考时脉信号。此外，相较于一般的PCIe标准所定义的接脚，存储器存储装置30不具有接脚接脚VSS4、接脚VSS5、PERST#、CLKREQ#、REFCLK+及接脚REFCLK-。
在一范例实施例中，第一指令可经由接脚307与308(即接脚RX+及RX-)以差动信号的形式从主机系统传送至存储器存储装置30，以控制存储器存储装置30进入目标连结状态。此外，当存储器存储装置30处于目标连结状态时，第二指令可经由接脚303(即接脚VDD1)、接脚305(即接脚VDD2)和/或接脚306(即接脚VDD3)而以非差动信号的形式从主机系统传送至存储器存储装置20，以控制存储器存储装置20离开目标连结状态。例如，第二指令可通过在接脚303(即接脚VDD1)、接脚305(即接脚VDD2)和/或接脚306(即接脚VDD3)上形成具有特定波形或特定信号样式的信号来进行传输。
图4是根据本发明的一范例实施例所示出的经由电源信号传送第二指令的示意图。请参照图4，假设在接收到指令CMD(1)(即第一指令)后，存储器存储装置的PCIe连结状态转变为L1、L1.1及L1.2等目标连结状态。接着，当存储器存储装置检测到接脚VDD1上的电源信号出现以预先定义的特定波形或特定信号样式来传输的指令CMD(2)(即第二指令)时，存储器存储装置可自动被唤醒。例如，在本范例实施例中，是以电压电平小于一预设值的电源信号作为对应于指令CMD(2)的特定波形。
图5是根据本发明的一范例实施例所示出的经由参考时脉信号传送第二指令的示意图。请参照图5，假设在接收到指令CMD(1)(即第一指令)后，存储器存储装置的PCIe连结状态转变为L1、L1.1及L1.2等目标连结状态。此时，接脚REFCLK暂停传输信号。接着，当存储器存储装置检测到接脚REFCLK上重新出现的参考时脉信号时，存储器存储装置可判定检测到指令CMD(2)(即第二指令)并自动被唤醒。
图6是根据本发明的一范例实施例所示出的经由参考时脉信号传送第二指令的示意图。请参照图6，假设在接收到指令CMD(1)(即第一指令)后，存储器存储装置的PCIe连结状态转变为L1、L1.1及L1.2等目标连结状态。此时，接脚REFCLK暂停传输信号。接着，当存储器存储装置检测到接脚REFCLK上重新出现的参考时脉信号且此参考时脉信号的脉波符合特定条件(例如脉波宽度大于宽度D)时，存储器存储装置可判定检测到指令CMD(2)(即第二指令)并自动被唤醒。
须注意的是，在图2与图3的范例实施例中，不同位置的多个接脚可以被对调，以符合实务需求。在图2与图3的范例实施例中，是以可与Nano-SIM卡共用插槽且相容于PCIe标准的存储器存储装置作为范例进行说明。然而，在另一范例实施例中，存储器存储装置的尺寸、形状、连接接口单元中的接脚的总数、和/或每一个接脚的定义与功能皆可以被改变，以符合不同的连接接口标准之规范和/或插槽样式。此外，图4至图6所呈现的预先定义的特定波形或特定信号样式也仅为范例，其可根据实务需求加以调整。
图7是根据本发明的一范例实施例所示出的管理方法的流程图。请参照图7，在步骤S701中，经由存储器存储装置的至少一第一接脚传送第一指令至所述存储器存储装置，以控制所述存储器存储装置进入目标连结状态。在步骤S702中，当所述存储器存储装置处于所述目标连结状态时，经由存储器存储装置的第二接脚传送第二指令至所述存储器存储装置，以控制所述存储器存储装置离开所述目标连结状态。特别是，所述第二接脚非专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
然而，图7中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图7中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图7的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明的范例实施例所提供的存储器存储装置相容于PCIe标准且可经由多个接脚连接至主机系统。所述多个接脚中的至少一第一接脚可用以传送第一指令，以控制存储器存储装置进入目标连结状态。当存储器存储装置处于目标连结状态时，所述多个接脚中的第二接脚可用以传送第二指令，以控制存储器存储装置离开所述目标连结状态。特别是，所述第二接脚并非专用于控制存储器存储装置进入或离开所述目标连结状态的接脚。藉此，即便缩减存储器存储装置的尺寸和/或接脚总数，存储器存储装置仍可正常地运作于PCIe标准所定义的多种连结状态。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种管理方法，其特征在于，用于管理相容于高速周边零件连接接口(PCIe)标准的存储器存储装置，所述存储器存储装置具有用以连接至主机系统的多个接脚，所述管理方法包括：
经由所述多个接脚中的至少一第一接脚传送第一指令至所述存储器存储装置，以控制所述存储器存储装置进入目标连结状态；以及
当所述存储器存储装置处于所述目标连结状态时，经由所述多个接脚中的第二接脚传送第二指令至所述存储器存储装置，以控制所述存储器存储装置离开所述目标连结状态，
其中所述第二接脚非专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
2.根据权利要求1所述的管理方法，其中所述第一指令经由差动信号传输。
3.根据权利要求1所述的管理方法，其中所述第二指令非经由差动信号传输。
4.根据权利要求1所述的管理方法，其中所述第二接脚为用以传输电源信号的接脚或用以传输参考时脉信号的接脚。
5.根据权利要求1所述的管理方法，其中所述多个接脚的总数为8。
6.根据权利要求5所述的管理方法，其中所述多个接脚为接脚VDD1、接脚VDD2、接脚VSS、接脚REFCLK、接脚TX+、接脚TX-、接脚RX+及接脚RX-。
7.根据权利要求5所述的管理方法，其中所述多个接脚为接脚VDD1、接脚VDD2、接脚VDD3、接脚VSS、接脚TX+、接脚TX-、接脚RX+及接脚RX-。
8.根据权利要求1所述的管理方法，其中所述存储器存储装置不具有专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
9.根据权利要求1所述的管理方法，其中所述目标连结状态包括所述PCIe标准所定义的L1、L1.1及L1.2的其中之一。
10.一种存储器存储装置，相容于PCIe标准，所述存储器存储装置包括：
连接接口单元，具有多个接脚，其中所述多个接脚用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以经由所述多个接脚中的至少一第一接脚接收第一指令并根据所述第一指令控制所述存储器存储装置进入目标连结状态，
当所述存储器存储装置处于所述目标连结状态时，所述存储器控制电路单元更用以经由所述多个接脚中的第二接脚接收第二指令并根据所述第二指令控制所述存储器存储装置离开所述目标连结状态，并且
所述第二接脚非专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
11.根据权利要求10所述的存储器存储装置，其中所述第一指令经由差动信号传输。
12.根据权利要求10所述的存储器存储装置，其中所述第二指令非经由差动信号传输。
13.根据权利要求10所述的存储器存储装置，其中所述第二接脚为用以传输电源信号的接脚或用以传输参考时脉信号的接脚。
14.根据权利要求10所述的存储器存储装置，其中所述多个接脚的总数为8。
15.根据权利要求14所述的存储器存储装置，其中所述多个接脚为接脚VDD1、接脚VDD2、接脚VSS、接脚REFCLK、接脚TX+、接脚TX-、接脚RX+及接脚RX-。
16.根据权利要求14所述的存储器存储装置，其中所述多个接脚为接脚VDD1、接脚VDD2、接脚VDD3、接脚VSS、接脚TX+、接脚TX-、接脚RX+及接脚RX-。
17.根据权利要求10所述的存储器存储装置，其中所述存储器存储装置不具有专用于控制所述存储器存储装置进入或离开所述目标连结状态的接脚。
18.根据权利要求10所述的存储器存储装置，其中所述目标连结状态包括所述PCIe标准所定义的L1、L1.1及L1.2的其中之一。
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