TWI738222B - 記憶體儲存裝置與其管理方法 - Google Patents

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Abstract

本發明的範例實施例提供一種管理方法，其用於管理相容於PCI Express標準的記憶體儲存裝置。所述記憶體儲存裝置具有用以耦接至主機系統的多個接腳。所述管理方法包括：經由所述多個接腳中的至少一第一接腳傳送第一指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置進入目標連結狀態；以及當所述記憶體儲存裝置處於所述目標連結狀態時，經由所述多個接腳中的第二接腳傳送第二指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置離開所述目標連結狀態。所述第二接腳非專用於控制所述記憶體儲存裝置進入或離開所述目標連結狀態的接腳。

Description

記憶體儲存裝置與其管理方法
本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體儲存裝置與其管理方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
隨著智慧型手機的SIM卡體積越做越小，記憶體儲存裝置的體積也需要逐漸縮小。但是，現階段而言，市面上並不存在可與Nano-SIM卡共用插槽且相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCIe)標準的記憶體儲存裝置。特別是，相較於嵌入式多媒體卡(embedded Multi Media Card, eMMC)標準，PCIe標準提供了更高的資料存取速度。
本發明的範例實施例提供一種記憶體儲存裝置，可與Nano-SIM卡共用電子裝置中的插槽。
本發明的範例實施例提供一種記憶體儲存裝置的管理方法，可正常控制上述記憶體儲存裝置進入或離開目標連結狀態。
本發明範例實施例提供一種管理方法，其用於管理相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCIe)標準的記憶體儲存裝置。所述記憶體儲存裝置具有用以耦接至一主機系統的多個接腳。所述管理方法包括：經由所述多個接腳中的至少一第一接腳傳送第一指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置進入目標連結狀態；以及當所述記憶體儲存裝置處於所述目標連結狀態時，經由所述多個接腳中的第二接腳傳送第二指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置離開所述目標連結狀態。所述第二接腳非專用於控制所述記憶體儲存裝置進入或離開所述目標連結狀態的接腳。
本發明範例實施例另提供一種記憶體儲存裝置，其相容於PCIe標準。所述記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元具有多個接腳且所述多個接腳用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以經由所述多個接腳中的至少一第一接腳接收第一指令並根據所述第一指令控制所述記憶體儲存裝置進入目標連結狀態。當所述記憶體儲存裝置處於所述目標連結狀態時，所述記憶體控制電路單元更用以經由所述多個接腳中的第二接腳接收第二指令並根據所述第二指令控制所述記憶體儲存裝置離開所述目標連結狀態。所述第二接腳非專用於控制所述記憶體儲存裝置進入或離開所述目標連結狀態的接腳。
在本發明的一範例實施例中，所述第一指令經由差動訊號傳輸。
在本發明的一範例實施例中，所述第二指令非經由差動訊號傳輸。
在本發明的一範例實施例中，所述第二接腳為用以傳輸電源訊號的接腳或用以傳輸參考時脈訊號的接腳。
在本發明的一範例實施例中，所述多個接腳的總數為8。
在本發明的一範例實施例中，所述多個接腳為接腳VDD1、接腳VDD2、接腳VSS、接腳REFCLK、接腳TX+、接腳TX-、接腳RX+及接腳RX-。
在本發明的一範例實施例中，所述多個接腳為接腳VDD1、接腳VDD2、接腳VDD3、接腳VSS、接腳TX+、接腳TX-、接腳RX+及接腳RX-。
在本發明的一範例實施例中，所述記憶體儲存裝置不具有專用於控制所述記憶體儲存裝置進入或離開所述目標連結狀態的接腳。
在本發明的一範例實施例中，所述目標連結狀態包括所述PCIe標準所定義的L1、L1.1及L1.2的其中之一。
基於上述，本發明的範例實施例所提供的記憶體儲存裝置相容於PCIe標準且可經由多個接腳耦接至主機系統。所述多個接腳中的至少一第一接腳可用以傳送第一指令，以控制記憶體儲存裝置進入目標連結狀態。當記憶體儲存裝置處於目標連結狀態時，所述多個接腳中的第二接腳可用以傳送第二指令，以控制記憶體儲存裝置離開所述目標連結狀態。特別是，所述第二接腳並非專用於控制記憶體儲存裝置進入或離開所述目標連結狀態的接腳。藉此，即便縮減記憶體儲存裝置的尺寸及/或接腳總數，記憶體儲存裝置仍可正常地運作於PCIe標準所定義的多種連結狀態。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置與主機系統的示意圖。請參照圖1，主機系統11可以是智慧型手機、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。記憶體儲存裝置10可為主機系統11所使用的儲存裝置。
主機系統11可包括處理器、隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read only memory, ROM)及資料傳輸介面。主機系統11可透過資料傳輸介面與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。
記憶體儲存裝置10包括連接介面單元101、記憶體控制電路單元102與可複寫式非揮發性記憶體模組103。連接介面單元101用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元101與主機系統11通訊。連接介面單元101相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCIe)標準。此外，連接介面單元101可與記憶體控制電路單元102封裝在一個晶片中，或者連接介面單元101是佈設於一包含記憶體控制電路單元102之晶片外。
記憶體控制電路單元102用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組103中進行資料的寫入、讀取與抹除等運作。例如，記憶體控制電路單元102可包括可程式化之一般用途或特殊用途的微處理器、數位訊號處理器(Digital Signal Processor, DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits, ASIC)、可程式化邏輯裝置(Programmable Logic Device, PLD)或其他類似裝置或這些裝置的組合。在一範例實施例中，記憶體控制電路單元102亦稱為快閃記憶體控制器。
可複寫式非揮發性記憶體模組103是耦接至記憶體控制電路單元102並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組103可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組103中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組103中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組103的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。在一範例實施例中，可複寫式非揮發性記憶體模組103亦稱為快閃記憶體模組。
在一範例實施例中，連接介面單元101具有多個接腳。所述多個接腳具有導電性且可設置於記憶體儲存裝置10的表面。記憶體儲存裝置10可經由所述多個接腳與主機系統11通訊。例如，記憶體控制電路單元102可經由所述多個接腳從主機系統11接收資料、將資料傳送至主機系統11、從主機系統11接收電源訊號、接地至主機系統11、及/或從主機系統11接收參考時脈訊號。
在一範例實施例中，主機系統11可經由所述多個接腳中的至少一特定接腳(亦稱為第一接腳)傳送特定指令(亦稱為第一指令)至記憶體儲存裝置10，以控制記憶體儲存裝置10進入特定連結狀態(亦稱為目標連結狀態)。目標連結狀態包括PCIe標準所定義的至少一種連結狀態，例如，L1、L1.1及L1.2等。在目標連結狀態下，記憶體儲存裝置10的耗電量下降。換言之，所述第一指令是用以控制記憶體儲存裝置10進入目標連結狀態。當接收到第一指令時，記憶體控制電路單元102可控制記憶體儲存裝置10進入目標連結狀態，以節省裝置的耗電量。
在一範例實施例中，當記憶體儲存裝置10處於目標連結狀態時，主機系統11可經由所述多個接腳中的特定接腳(亦稱為第二接腳)傳送特定指令(亦稱為第二指令)至記憶體儲存裝置10，以控制記憶體儲存裝置10離開目標連結狀態。換言之，所述第二指令是用以控制記憶體儲存裝置10離開目標連結狀態。當接收到第二指令時，記憶體控制電路單元102可控制記憶體儲存裝置10離開目標連結狀態，例如回到L0的連結狀態。在一範例實施例中，控制記憶體儲存裝置10離開目標連結狀態的操作等同於喚醒記憶體儲存裝置10。
須注意的是，所述第二接腳並非專用於控制記憶體儲存裝置10進入或離開目標連結狀態的接腳。例如，在一般符合PCIe標準的記憶體儲存裝置中，普遍設置有一個專用於喚醒記憶體儲存裝置的接腳CLKREQ#。當記憶體儲存裝置進入L1、L1.1及/或L1.2等耗電量較低的連結狀態時，主機系統可藉由改變接腳CLKREQ#的電壓準位來喚醒記憶體儲存裝置。然而，在一範例實施例中，記憶體儲存裝置10可不具有接腳CLKREQ#。在一範例實施例中，藉由移除包含接腳CLKREQ#的至少一個接腳，可有效減少記憶體儲存裝置10的體積。
圖2是根據本發明的一範例實施例所繪示的連接介面單元中的多個接腳的示意圖。請參照圖2，記憶體儲存裝置20可相同或相似於圖1的記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置20的連接介面單元具有多個接腳201~208。記憶體儲存裝置20可藉由接腳201~208與主機系統(例如圖1的主機系統11)通訊。在一範例實施例中，接腳201~208可依序為接腳TX+、接腳TX-、接腳VDD1、接腳VSS、接腳REFCLK、接腳VDD2、接腳RX+及接腳RX-。
接腳201與202(即接腳TX+與TX-)用以傳送差動訊號至主機系統。接腳203與206(即接腳VDD1與VDD2)分別用以從主機系統接收電源訊號。例如，接腳203可用以接收3.3伏特(Volt, V)或2.5V的電源訊號，而接腳206可用以接收1.8V或1.2V的電源訊號。接腳204(即接腳VSS)用以接地至主機系統。接腳205(即接腳REFCLK)用以從主機系統接收參考時脈訊號。接腳207與208(即接腳RX+及RX-)用以從主機系統接收差動訊號。
須注意的是，在一範例實施例中，接腳205是用以接收單端(single-end)的參考時脈訊號，而非如PCIe標準中的接腳REFCLK+及/或接腳REFCLK-是用以傳輸差動時脈訊號。此外，在圖2的範例實施例中，接腳201~208的總數為8。相較於一般的PCIe標準所定義的接腳，記憶體儲存裝置20不具有接腳VDD3、接腳VSS4、接腳VSS5、PERST#、CLKREQ#及接腳REFCLK-。
在一範例實施例中，第一指令可經由接腳207與208(即接腳RX+及RX-)以差動訊號的形式從主機系統傳送至記憶體儲存裝置20。第一指令可為經特殊設計的開發者指令，其用以控制記憶體儲存裝置20進入目標連結狀態。
在一範例實施例中，當記憶體儲存裝置20處於目標連結狀態時，第二指令可經由接腳203(即接腳VDD1)、接腳206(即接腳VDD2)及/或接腳205(即接腳REFCLK)而以非差動訊號的形式從主機系統傳送至記憶體儲存裝置20，以控制記憶體儲存裝置20離開目標連結狀態。例如，第二指令可藉由在接腳203(即接腳VDD1)、接腳206(即接腳VDD2)及/或接腳205(即接腳REFCLK)上形成具有特定波形或特定訊號樣式的訊號來進行傳輸。
圖3是根據本發明的一範例實施例所繪示的連接介面單元中的多個接腳的示意圖。請參照圖3，記憶體儲存裝置30可相同或相似於圖1的記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置30的連接介面單元具有多個接腳301~308。記憶體儲存裝置30可藉由接腳301~308與主機系統(例如圖1的主機系統11)通訊。在一範例實施例中，接腳301~308可依序為接腳TX+、接腳TX-、接腳VDD1、接腳VSS、接腳VDD2、接腳VDD3、接腳RX+及接腳RX-。
接腳301與302(即接腳TX+與TX-)用以傳送差動訊號至主機系統。接腳303、305及306(即接腳VDD1、VDD2及VDD3)分別用以從主機系統接收電源訊號。例如，接腳303可用以接收3.3V或2.5V的電源訊號，接腳305可用以接收1.8V或1.2V的電源訊號，而接腳36可用以接收0.8V或0.9V的電源訊號。接腳304(即接腳VSS)用以接地至主機系統。接腳307與308(即接腳RX+及RX-)用以從主機系統接收差動訊號。
在圖3的範例實施例中，接腳301~308的總數也為8。須注意的是，相較於圖2的範例實施例，在圖3的範例實施例中，記憶體儲存裝置30不具有接腳REFCLK。也就是說，記憶體儲存裝置30可自行產生參考時脈訊號(例如藉由記憶體儲存裝置30內部的震盪器產生)，而不從主機系統接收參考時脈訊號。此外，相較於一般的PCIe標準所定義的接腳，記憶體儲存裝置30不具有接腳接腳VSS4、接腳VSS5、PERST#、CLKREQ#、REFCLK+及接腳REFCLK-。
在一範例實施例中，第一指令可經由接腳307與308(即接腳RX+及RX-)以差動訊號的形式從主機系統傳送至記憶體儲存裝置30，以控制記憶體儲存裝置30進入目標連結狀態。此外，當記憶體儲存裝置30處於目標連結狀態時，第二指令可經由接腳303(即接腳VDD1)、接腳305(即接腳VDD2)及/或接腳306(即接腳VDD3)而以非差動訊號的形式從主機系統傳送至記憶體儲存裝置20，以控制記憶體儲存裝置20離開目標連結狀態。例如，第二指令可藉由在接腳303(即接腳VDD1)、接腳305(即接腳VDD2)及/或接腳306(即接腳VDD3)上形成具有特定波形或特定訊號樣式的訊號來進行傳輸。
圖4是根據本發明的一範例實施例所繪示的經由電源訊號傳送第二指令的示意圖。請參照圖4，假設在接收到指令CMD(1)(即第一指令)後，記憶體儲存裝置的PCIe連結狀態轉變為L1、L1.1及L1.2等目標連結狀態。接著，當記憶體儲存裝置偵測到接腳VDD1上的電源訊號出現以預先定義的特定波形或特定訊號樣式來傳輸的指令CMD(2)(即第二指令)時，記憶體儲存裝置可自動被喚醒。例如，在本範例實施例中，是以電壓準位小於一預設值的電源訊號作為對應於指令CMD(2)的特定波形。
圖5是根據本發明的一範例實施例所繪示的經由參考時脈訊號傳送第二指令的示意圖。請參照圖5，假設在接收到指令CMD(1)(即第一指令)後，記憶體儲存裝置的PCIe連結狀態轉變為L1、L1.1及L1.2等目標連結狀態。此時，接腳REFCLK暫停傳輸訊號。接著，當記憶體儲存裝置偵測到接腳REFCLK上重新出現的參考時脈訊號時，記憶體儲存裝置可判定偵測到指令CMD(2)(即第二指令)並自動被喚醒。
圖6是根據本發明的一範例實施例所繪示的經由參考時脈訊號傳送第二指令的示意圖。請參照圖6，假設在接收到指令CMD(1)(即第一指令)後，記憶體儲存裝置的PCIe連結狀態轉變為L1、L1.1及L1.2等目標連結狀態。此時，接腳REFCLK暫停傳輸訊號。接著，當記憶體儲存裝置偵測到接腳REFCLK上重新出現的參考時脈訊號且此參考時脈訊號的脈波符合特定條件(例如脈波寬度大於寬度D)時，記憶體儲存裝置可判定偵測到指令CMD(2)(即第二指令)並自動被喚醒。
須注意的是，在圖2與圖3的範例實施例中，不同位置的多個接腳可以被對調，以符合實務需求。在圖2與圖3的範例實施例中，是以可與Nano-SIM卡共用插槽且相容於PCIe標準的記憶體儲存裝置作為範例進行說明。然而，在另一範例實施例中，記憶體儲存裝置的尺寸、形狀、連接介面單元中的接腳的總數、及/或每一個接腳的定義與功能皆可以被改變，以符合不同的連接介面標準之規範及/或插槽樣式。此外，圖4至圖6所呈現的預先定義的特定波形或特定訊號樣式也僅為範例，其可根據實務需求加以調整。
圖7是根據本發明的一範例實施例所繪示的管理方法的流程圖。請參照圖7，在步驟S701中，經由記憶體儲存裝置的至少一第一接腳傳送第一指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置進入目標連結狀態。在步驟S702中，當所述記憶體儲存裝置處於所述目標連結狀態時，經由記憶體儲存裝置的第二接腳傳送第二指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置離開所述目標連結狀態。特別是，所述第二接腳非專用於控制所述記憶體儲存裝置進入或離開所述目標連結狀態的接腳。
然而，圖7中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖7中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖7的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的範例實施例所提供的記憶體儲存裝置相容於PCIe標準且可經由多個接腳耦接至主機系統。所述多個接腳中的至少一第一接腳可用以傳送第一指令，以控制記憶體儲存裝置進入目標連結狀態。當記憶體儲存裝置處於目標連結狀態時，所述多個接腳中的第二接腳可用以傳送第二指令，以控制記憶體儲存裝置離開所述目標連結狀態。特別是，所述第二接腳並非專用於控制記憶體儲存裝置進入或離開所述目標連結狀態的接腳。藉此，即便縮減記憶體儲存裝置的尺寸及/或接腳總數，記憶體儲存裝置仍可正常地運作於PCIe標準所定義的多種連結狀態。
10,20,30:記憶體儲存裝置 101:連接介面單元 102:記憶體控制電路單元 103:可複寫式非揮發性記憶體模組 11:主機系統 201~208,301~308:接腳 CMD(1),CMD(2):指令 S701:步驟(經由記憶體儲存裝置的至少一第一接腳傳送第一指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置進入目標連結狀態) S702:步驟(經由記憶體儲存裝置的第二接腳傳送第二指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置離開所述目標連結狀態，其中所述第二接腳非專用於控制所述記憶體儲存裝置進入或離開所述目標連結狀態的接腳)
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置與主機系統的示意圖。 圖2是根據本發明的一範例實施例所繪示的連接介面單元中的多個接腳的示意圖。 圖3是根據本發明的一範例實施例所繪示的連接介面單元中的多個接腳的示意圖。 圖4是根據本發明的一範例實施例所繪示的經由電源訊號傳送第二指令的示意圖。 圖5是根據本發明的一範例實施例所繪示的經由參考時脈訊號傳送第二指令的示意圖。 圖6是根據本發明的一範例實施例所繪示的經由參考時脈訊號傳送第二指令的示意圖。 圖7是根據本發明的一範例實施例所繪示的管理方法的流程圖。
S701:步驟(經由記憶體儲存裝置的至少一第一接腳傳送第一指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置進入目標連結狀態) S702:步驟(經由記憶體儲存裝置的第二接腳傳送第二指令至所述記憶體儲存裝置，以控制所述記憶體儲存裝置離開所述目標連結狀態，其中所述第二接腳非專用於控制所述記憶體儲存裝置進入或離開所述目標連結狀態的接腳)

Claims (18)

  1. 一種管理方法，用於管理相容於一高速周邊零件連接介面(Peripheral Component Interconnect Express, PCIe)標準的一記憶體儲存裝置，該記憶體儲存裝置具有用以耦接至一主機系統的多個接腳，該管理方法包括： 經由該多個接腳中的至少一第一接腳傳送一第一指令至該記憶體儲存裝置，以控制該記憶體儲存裝置進入一目標連結狀態；以及 當該記憶體儲存裝置處於該目標連結狀態時，經由該多個接腳中的一第二接腳傳送一第二指令至該記憶體儲存裝置，以控制該記憶體儲存裝置離開該目標連結狀態， 其中該第二接腳非專用於控制該記憶體儲存裝置進入或離開該目標連結狀態的接腳。
  2. 如請求項1所述的管理方法，其中該第一指令經由一差動訊號傳輸。
  3. 如請求項1所述的管理方法，其中該第二指令非經由一差動訊號傳輸。
  4. 如請求項1所述的管理方法，其中該第二接腳為用以傳輸一電源訊號的接腳或用以傳輸一參考時脈訊號的接腳。
  5. 如請求項1所述的管理方法，其中該多個接腳的總數為8。
  6. 如請求項5所述的管理方法，其中該多個接腳為接腳VDD1、接腳VDD2、接腳VSS、接腳REFCLK、接腳TX+、接腳TX-、接腳RX+及接腳RX-。
  7. 如請求項5所述的管理方法，其中該多個接腳為接腳VDD1、接腳VDD2、接腳VDD3、接腳VSS、接腳TX+、接腳TX-、接腳RX+及接腳RX-。
  8. 如請求項1所述的管理方法，其中該記憶體儲存裝置不具有專用於控制該記憶體儲存裝置進入或離開該目標連結狀態的接腳。
  9. 如請求項1所述的管理方法，其中該目標連結狀態包括該PCIe標準所定義的L1、L1.1及L1.2的其中之一。
  10. 一種記憶體儲存裝置，相容於PCIe標準，該記憶體儲存裝置包括： 一連接介面單元，具有多個接腳，其中該多個接腳用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以經由該多個接腳中的至少一第一接腳接收一第一指令並根據該第一指令控制該記憶體儲存裝置進入一目標連結狀態， 當該記憶體儲存裝置處於該目標連結狀態時，該記憶體控制電路單元更用以經由該多個接腳中的一第二接腳接收一第二指令並根據該第二指令控制該記憶體儲存裝置離開該目標連結狀態，並且 該第二接腳非專用於控制該記憶體儲存裝置進入或離開該目標連結狀態的接腳。
  11. 如請求項10所述的記憶體儲存裝置，其中該第一指令經由一差動訊號傳輸。
  12. 如請求項10所述的記憶體儲存裝置，其中該第二指令非經由一差動訊號傳輸。
  13. 如請求項10所述的記憶體儲存裝置，其中該第二接腳為用以傳輸一電源訊號的接腳或用以傳輸一參考時脈訊號的接腳。
  14. 如請求項10所述的記憶體儲存裝置，其中該多個接腳的總數為8。
  15. 如請求項14所述的記憶體儲存裝置，其中該多個接腳為接腳VDD1、接腳VDD2、接腳VSS、接腳REFCLK、接腳TX+、接腳TX-、接腳RX+及接腳RX-。
  16. 如請求項14所述的記憶體儲存裝置，其中該多個接腳為接腳VDD1、接腳VDD2、接腳VDD3、接腳VSS、接腳TX+、接腳TX-、接腳RX+及接腳RX-。
  17. 如請求項10所述的記憶體儲存裝置，其中該記憶體儲存裝置不具有專用於控制該記憶體儲存裝置進入或離開該目標連結狀態的接腳。
  18. 如請求項10所述的記憶體儲存裝置，其中該目標連結狀態包括該PCIe標準所定義的L1、L1.1及L1.2的其中之一。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230324978A1 (en) * 2022-04-06 2023-10-12 Hewlett-Packard Development Company, L.P. Power saving feature controls for add-in cards

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201037719A (en) * 2009-04-06 2010-10-16 Phison Electronics Corp Mini flash memory storage apparatus
TW201810060A (zh) * 2016-09-05 2018-03-16 宇瞻科技股份有限公司 具usb外觀之連接器、資料傳輸裝置及其資料儲存裝置
TW201835775A (zh) * 2017-03-22 2018-10-01 瑞昱半導體股份有限公司 記憶卡存取模組及記憶卡存取方法
TW201945884A (zh) * 2017-06-05 2019-12-01 日商東芝記憶體股份有限公司 記憶卡

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5792384B2 (ja) * 2011-07-01 2015-10-14 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ シリアル通信システムにおけるスタンバイ電力低減のためのシステムおよび方法
US8990472B2 (en) * 2012-10-24 2015-03-24 Mellanox Technologies, Ltd Methods and systems for running network protocols over peripheral component interconnect express
US9836309B2 (en) * 2014-09-17 2017-12-05 Dell Products L.P. Systems and methods for in-situ fabric link optimization in a modular information handling system chassis
US10073751B2 (en) * 2015-11-20 2018-09-11 International Business Machines Corporation Determining cable connections in a multi-cable link
US10365706B2 (en) * 2017-03-03 2019-07-30 Qualcomm Incorporated Asymmetric power states on a communication link
KR102444234B1 (ko) * 2018-01-03 2022-09-16 삼성전자주식회사 메모리 카드 및 전자 시스템
US20190250930A1 (en) * 2018-02-12 2019-08-15 Western Digital Technologies, Inc. Method and apparatus for configuring a serial data link
KR102565180B1 (ko) * 2018-09-20 2023-08-09 엘지디스플레이 주식회사 신호 전송 장치와 이를 이용한 표시장치
US10776302B2 (en) * 2019-04-02 2020-09-15 Intel Corporation Virtualized link states of multiple protocol layer package interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201037719A (en) * 2009-04-06 2010-10-16 Phison Electronics Corp Mini flash memory storage apparatus
TW201810060A (zh) * 2016-09-05 2018-03-16 宇瞻科技股份有限公司 具usb外觀之連接器、資料傳輸裝置及其資料儲存裝置
TW201835775A (zh) * 2017-03-22 2018-10-01 瑞昱半導體股份有限公司 記憶卡存取模組及記憶卡存取方法
TW201945884A (zh) * 2017-06-05 2019-12-01 日商東芝記憶體股份有限公司 記憶卡

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