JP2005258533A - メモリ制御装置およびこれを備えたデータ処理システム - Google Patents
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Abstract
【解決手段】メモリ制御装置5は、SDRAM4へのアクセス要求の有無を監視し、SDRAM4へのアクセス要求がない期間が所定の時間を越えた場合にSDRAM4のクロック端子に供給するRAMクロック信号RCLKを所定のレベルに固定することによりSDRAM4へのクロック信号の供給を停止し、アクセス要求が生じた場合にはSDRAM4のクロック端子へのクロック信号の供給を再開する。
【選択図】 図1
Description
2 CPU
3 クロック信号発生装置
4 SDRAM
5 メモリ制御装置
11 コマンド生成部
12 ステータス監視部
13 アイドル時間検出部
14 クロック制御部
21 アップカウンタ
22 レジスタ
23 比較器
Claims (5)
- シンクロナスDRAMをアクセス制御するメモリ制御装置において、
前記シンクロナスDRAMへのアクセス要求の有無を監視し、アクセス要求のない期間が所定の時間未満の場合には外部から入力したソースクロック信号を前記シンクロナスDRAMのクロック端子に供給するRAMクロック信号として出力し、アクセス要求のない期間が所定の時間以上の場合には前記RAMクロック信号を所定の信号レベルに固定して出力し、アクセス要求が生じた場合には前記ソースクロック信号を前記RAMクロック信号として出力を再開することを特徴とするメモリ制御装置。 - 前記シンクロナスDRAMへのアクセス要求の有無を監視し、アクセス要求の有無に応じて出力を発生するステータス監視部と、
前記ステータス監視部の出力がアクセス要求無しを示すものである場合には前記ソースクロック信号のパルス数をカウントしてカウント値が所定の値に達すると一致信号をアクティブレベルとして出力し、前記ステータス監視部の出力がアクセス要求有りを示すものである場合には前記一致信号をインアクティブレベルとするアイドル時間検出部と、
前記ソースクロック信号と前記一致信号とを入力し、前記一致信号がインアクティブレベルの場合には前記ソースクロック信号を前記RAMクロック信号として出力し、前記一致信号がアクティブレベルの場合には前記RAMクロック信号を所定の信号レベルに固定して出力するクロック制御部と、
を備えることを特徴とする請求項1に記載のメモリ制御装置。 - アドレスおよびデータを伝達するバスと、
前記バスに接続されデータを処理するCPUと、
前記CPUに供給するソースクロック信号を発生するクロック信号発生装置と、
入力されたコマンドに基づいてデータの読み出し、書き込み、リフレッシュ等の動作をクロック端子に供給されるRAMクロック信号に同期して行うSDRAMと、
前記バスに接続され前記CPUからのアクセス要求の種類およびアドレス/データに基づいてコマンドを生成し出力すると共に、前記シンクロナスDRAMへのアクセス要求の有無を監視し、アクセス要求がない期間が所定の時間未満の場合には前記クロック信号発生装置から入力した前記ソースクロック信号を前記RAMクロック信号として出力し、アクセス要求がない期間が所定の時間以上の場合には前記RAMクロック信号を所定の信号レベルに固定して出力し、アクセス要求が生じた場合には前記ソースクロック信号を前記RAMクロック信号として出力を再開するメモリ制御装置と、
を備えることを特徴とするデータ処理システム。 - 前記メモリ制御装置は、
前記シンクロナスDRAMへのアクセス要求の有無を監視し、アクセス要求の有無に応じて出力を発生するステータス監視部と、
前記ステータス監視部の出力がアクセス要求無しを示すものである場合には前記ソースクロック信号のパルス数をカウントし、カウント値が所定の値に達すると一致信号をアクティブレベルとして出力し、前記ステータス監視部の出力がアクセス要求有りを示すものである場合には前記一致信号をインアクティブレベルとするアイドル時間検出部と、
前記ソースクロック信号と前記一致信号とを入力し、前記一致信号がインアクティブレベルの場合には前記ソースクロック信号を前記RAMクロック信号として出力し、前記一致信号がアクティブレベルの場合には前記RAMクロック信号を所定の信号レベルに固定して出力するクロック制御部と、
を備えることを特徴とする請求項3に記載のデータ処理システム。 - 前記クロック制御装置から前記メモリ制御装置へ前記ソースクロック信号を伝達する配線が、前記メモリ制御装置から前記シンクロナスDRAMへ前記RAMクロック信号を伝達する配線よりも配線長において短いことを特徴とする請求項3または4に記載のデータ処理システム。
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