KR20060043795A

KR20060043795A - 스위칭된 온/오프 클럭 신호를 가지는 동기식 메모리 유닛을 위한 메모리 제어 장치

Info

Publication number: KR20060043795A
Application number: KR1020050019768A
Authority: KR
Inventors: 다카오 혼다
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2004-03-09
Filing date: 2005-03-09
Publication date: 2006-05-15
Also published as: KR100714733B1; JP2005258533A; US20050201192A1; US7164617B2; JP4526841B2

Abstract

동기식 메모리 유닛 (3') 을 제어하는 메모리 제어 장치에서, 소스 클럭 신호 (SCK2) 를 수신하고, 동기식 메모리 유닛에의 접근 요구 신호 및 접근 요구 신호가 없는 유휴 상태에 따라서 소스 클럭 신호를 온 및 오프 스위칭하고, 스위칭된 온/오프 소스 클럭 신호를 동기식 메모리 유닛에 전송하여, 스위칭된 온/오프 소스 클럭 신호가 동기식 메모리 유닛 내에서 내부 클럭 신호 (ICK) 로 동작한다.

SDRAM 유닛, 클럭 신호 발생기, 상태 모니터링부

Description

스위칭된 온/오프 클럭 신호를 가지는 동기식 메모리 유닛을 위한 메모리 제어 장치{MEMORY CONTROL APPARATUS FOR SYNCHRONOUS MEMORY UNIT WITH SWITCHED ON/OFF CLOCK SIGNAL}

도 1 은 메모리 제어 유닛 및 SDRAM 유닛을 포함하는 데이터 프로세싱 장치에 관한 종래 기술을 도시하는 블록 회로도.

도 2(a), 도 2(b), 및 도 2(c) 는 도 1 의 데이터 프로세싱 장치의 동작을 설명하는 타이밍도.

도 3 은 본 발명에 따라 메모리 제어 유닛 및 SDRAM 유닛을 포함하는 데이터 프로세싱 장치의 실시형태를 도시하는 블록 회로도.

도 4(a) 및 4(b) 는 도 3 의 데이터 프로세싱 장치의 동작을 설명하는 타이밍도.

도 5 는 도 3 의 메모리 제어 유닛의 제 1 실시예의 상세한 블록 회로도.

도 6(a) 내지 도 6(i) 는 도 5 의 메모리 제어 유닛의 동작을 설명하는 상세한 타이밍도.

도 7 은 도 3 의 메모리 제어 유닛의 제 2 실시예의 상세한 블록 회로도.

도 8 은 도 3 의 메모리 제어 유닛의 제 3 실시예의 상세한 블록 회로도.

도 9(a) 내지 도 9(i) 는 도 8 의 메모리 제어 유닛의 동작을 설명하는 타이 밍도.

도 10 은 도 3 의 메모리 제어 유닛의 제 4 실시예의 상세한 블록 회로도.

도 11(a) 내지 도 11(i) 는 도 10 의 메모리 제어 유닛의 동작을 설명하는 타이밍도.

도 12 는 도 3 의 메모리 제어 유닛의 제 5 실시예의 상세한 블록 회로도.

도 13 은 도 3 의 메모리 제어 유닛의 제 6 실시예의 상세한 블록 회로도.

도 14(a) 내지 도 14(i) 는 도 12 의 메모리 제어 유닛의 동작을 설명하는 타이밍도.

도 15 는 도 3 의 데이터 프로세싱 장치의 변형을 도시하는 블록 회로도.

< 도면의 주요 부분에 대한 부호의 설명 >

1 : 호스트 2, 2' : 메모리 제어 유닛

3, 3' : SDRAM 4, 4' : CLK 신호 발생기

5 : 주변 유닛 6 : 버스

231A, 231A', 231A'' : 업카운터 231B, 231B', 231B'' : 다운카운터

232 : 레지스터 233, 233' : 비교기

21, 21' : 명령 발생부 22, 22' : 상태 모니터링부

23A, 23A', 23A'', 23B, 23B', 23B'' : 유휴 시간 계산부

24 : 스위칭된 온/오프 클럭 신호 발생부

기술분야

본 발명은 동기식 메모리 유닛 또는 동기식 동적 램 (SDRAM) 유닛을 제어하는 메모리 제어 장치에 관한 것이다.

종래기술

SDRAM 유닛에서, 읽기 명령 신호, 쓰기 명령 신호, 또는 재생 명령 신호와 같은 명령 신호 뿐만 아니라 외부 어드레스 신호도 유닛에 제공될 때, 외부 어드레스 신호는 버스트 카운터 (burst counter) 에 래치되며, 따라서, 버스트 카운터의 컨텐트는 고속의 클럭 신호를 수신함으로써 증분되어, 읽기, 쓰기, 또는 재생 동작들의 버스트는 버스트 카운터의 증분된 컨텐트에 따라 연속적으로 수행된다. 따라서, SDRAM 유닛의 클럭 신호들 및 중앙 프로세싱 유닛 (CPU) 또는 메모리 직접 접근 (DMA) 제어기와 같은 호스트가 공통된다면, 읽기, 쓰기, 또는 재생 동작들은 시간의 손실 없이 수행될 수 있으며, 호스트는 대기 시간 없이 작동될 수 있다.

데이터 프로세싱 장치들 (참고: 일본국공개특허공보 평9-180438) 에 관한 종래 기술에서, 클럭 신호 발생기는 호스트, 메모리 제어 유닛, 및 SDRAM 유닛 각각에게 소스 클럭 신호들을 제공한다.

메모리 제어 유닛은 SDRAM 에 대한 클럭 인에이블 (enable) 신호, 읽기 명령 신호, 쓰기 명령 신호, 또는 재생 명령 신호와 같은 명령 신호, 및/또는 데이터 신호를 발생 및 전송시키기 위해 호스트로부터 접근 요구 신호, 어드레스 신호 및/또는 데이터 신호를 수신한다. 결과적으로, 내부 클럭 신호는 SDRAM 유닛 내에 발생되어, 읽기, 쓰기 동작들 또는 재생 동작들의 버스트는 내부 클럭 신호와 동기화하는 과정에서 명령 신호 및/또는 데이터 신호에 따라 연속적으로 수행된다. 따라서, 클럭 인에이블 신호는 접근 요구 신호에 의해 활성화되고, 오버헤드를 보장하기 위해 소정의 시간 간격보다 더 긴 시간 간격 동안 지속되는 유휴 (idle) 상태에 의해 비활성화되기 때문에, SDRAM 유닛의 전력 소비는 감소될 수 있다. 이는 추후 더 상세하게 설명된다.

상기 설명된 데이터 프로세싱 장치에 관한 종래 기술에서, 그러나, 클럭 신호 발생기와 SDRAM 유닛 사이의 연결과 관련되는 표유 용량 (stray capacitance) 이 항상 소스 클럭 신호에 의해 충전 및 방전되기 때문에, 상기 언급된 표유 용량에서의 소산된 전력 소비는 상당히 크며, 이는 전체 데이터 프로세싱 장치의 전력 소비를 증가시킨다.

본 발명의 목적은 전력 소비를 감소시킬 수 있는 SDRAM 유닛을 포함하는 데이터 프로세싱 장치에 사용되는 메모리 제어 유닛을 제공하는 것이다.

또 다른 목적은 메모리 제어 유닛 등을 포함하는 데이터 프로세싱 장치를 제공하는 것이다.

본 발명에 의하면, 동기식 메모리 유닛을 제어하는 메모리 제어 장치에서, 장치는 소스 클럭 신호를 수신하고, 동기식 메모리 유닛에 대한 접근 요구 신호 및 접근 요구 신호가 없는 유휴 상태에 따라 온 및 오프 스위칭하며, 스위칭된 온/오프 소스 클럭 신호를 동기식 메모리 유닛으로 전송하여, 스위칭된 온/오프 소스 클 럭 신호는 동기식 메모리 유닛 내에서 내부 클럭 신호로 동작한다.

본 발명은 첨부되는 도면들을 참조하여, 종래 기술과 비교하여, 하기 개시되는 설명으로부터 더 명확하게 이해될 것이다.

바람직한 실시형태의 설명 전에, 데이터 프로세싱 장치에 관한 종래 기술이 도 1 (참고: 일본국공개특허공보 평9-180438) 을 참조하여 설명된다.

도 1 에서, 도면 부호 1 은 CPU 또는 DMA 제어기와 같은 호스트를 의미하며, 도면 부호 2 는 메모리 제어 유닛을 의미하고, 도면 부호 3 은 메모리 제어 유닛 (2) 에 의해 제어되는 동기식 DRAM 유닛 (3) 을 의미한다.

또한, 클럭 신호 발생기 (4) 는 소스 클럭 신호들 (SCK1, SCK2 및 SCK3) 을 호스트 (1), 메모리 제어 유닛 (2), 및 SDRAM 유닛 (3) 각각에 제공한다.

또한, 주변 유닛 (5) 은 경우에 따라 제공된다.

호스트 (1), 메모리 제어 유닛 (2), 및 주변 유닛 (5) 은 어드레스 신호들 및 데이터 신호들의 전송을 위해 버스 (6) 에 의해 서로 연결된다.

메모리 제어 유닛 (2) 은 클럭 인에이블 신호 (CKE), 읽기 명령 신호, 쓰기 명령 신호, 또는 재생 명령 신호와 같은 명령 신호 (C), 및/또는 데이터 신호 (D) 를 발생시키고 SDRAM 유닛 (3) 으로 전송하기 위해 호스트 (1) 로부터 버스 (6) 를 통하는 접근 요구 신호, 어드레스 신호, 및/또는 데이터 신호를 수신한다. 결과적으로, 내부 클럭 신호 ICK (= SCK3ㆍCKE) 는 SDRAM 유닛 (3) 내의 AND 게이트 (G) 에서 발생되므로, 읽기 동작들, 쓰기 동작들, 또는 재생 동작들의 버스트가 내 부 클럭 신호 (ICK) 와 동기화하는 과정에서 명령 신호 (C) 및/또는 데이터 신호 (D) 에 따라 연속적으로 수행된다.

소스 클럭 신호 (SCK3) 및 클럭 인에이블 신호 (CKE) 는 도 2(a) 및 도 2(b) 에 나타내지만, 내부 클럭 신호 (ICK) 는 도 2(c) 에 나타낸다. 이 경우, 클럭 인에이블 신호 (CKE) 는 접근 요구 신호에 의해 활성화되고 오버헤드를 보장하기 위해 소정의 시간 간격 보다 더 긴 시간 간격 동안 지속되는 유휴 상태에 의해 비활성화되기 때문에, SDRAM 의 전력 유닛 (3) 의 전력 소비는 감소될 수 있다.

그러나, 도 1 의 데이터 프로세싱 장치에서, 클럭 신호 발생기 (4) 와 SDRAM 유닛 (3) 사이의 연결과 관련되는 표유 용량은 항상 소스 클럭 신호 (SCK3) 에 의해 충전 및 방전되기 때문에, 상기 언급된 표유 용량에서의 소산된 전력 소비는 상당히 크며, 이는 전체 데이터 프로세싱 장치의 전력 소비를 증가시킨다. 특히, SDRAM 유닛 (3) 이 상기 언급된 표유 용량이 과도하게 크도록 클럭 신호 발생기 (4) 로부터 떨어져 있다면, 전력 소비는 상당하게 증가된다. 따라서, 클럭 신호 발생기 (4) 는, 바람직하게는, 소스 클럭 신호 (SCK3) 를 운반하는 연결과 관련된 표유 용량을 감소시키기 위해, SDRAM 유닛 (3) 에 가능한한 근접한다.

또한, 클럭 신호들 (SCK1 및 SCK2) 은 항상 클럭 신호 발생기 (4) 로부터 발생되기 때문에, 클럭 신호 발생기 (4) 는, 바람직하게는, 소스 클럭 신호들 (SCK1 및 SCK2) 을 운반하는 연결과 관련된 표유 용량을 감소시키기 위해, 호스트 (1) 에 가능한한 근접한다.

본 발명에 따라 데이터 프로세싱 장치의 일 실시형태를 도시하는 도 3 에서, 도 1 의 메모리 제어 유닛 (2), SDRAM 유닛 (3), 및 클럭 신호 발생기 (4) 는 메모리 제어 유닛 (2'), SDRAM 유닛 (3'), 및 클럭 신호 발생기 (4') 로 각각 대체된다.

클럭 신호 발생기 (4') 는 도 1 의 소스 클럭 신호 (SCK3) 를 SDRAM 유닛 (3') 에 제공하지 않는다. 또한, 메모리 제어 유닛 (2') 은 도 1 의 클럭 인에이블 신호 (CKE) 대신에 스위칭된 온/오프 클럭 신호 (SCK) 를 발생시킨다. 결과적으로, 스위칭된 온/오프 클럭 신호 (SCK) 는 SDRAM 유닛 (3') 내의 버퍼 (B) 에 의해 버퍼링되는 내부 클럭 신호 (ICK) 이다.

따라서, 스위칭된 온/오프 클럭 신호는 도 4(a) 에 나타내지만, 내부 클럭 신호 (ICK) 는 도 4(b) 에 나타낸다. 이 경우에서도, 스위칭된 온/오프 클럭 신호 (SCK) (내부 클럭 신호 (ICK)) 는 접근 요구 신호에 의해 활성화되고 오버헤드를 보장하기 위해 소정의 시간 간격보다 더 긴 시간 간격 동안 지속되는 유휴 상태에 의해 비활성화되기 때문에, SDRAM 유닛 (3') 의 전력 소비는 감소될 수 있다.

또한, 방전 및 충전되는, 클럭 신호 발생기 (4') 와 SDRAM 유닛 (3') 사이의 연결이 제공되지 않기 때문에, 전력 소비는 감소될 수 있다.

도 3 에서, 메모리 제어 유닛 (2') 와 SDRAM 유닛 (3') 사이의 연결과 관련되는 표유 용량 (Cs) 은 스위칭된 온/오프 클럭 신호 (SCK) 에 의해 방전 및 충전된다. 이 경우, 스위칭된 온/오프 클럭 신호 (SCK) 는 도 1 의 클럭 인에이블 신호 (CKE) 보다 상당히 높은 주파수를 가지기 때문에, 전력 소비는 증가될 수도 있다. 그러나, 스위칭된 온/오프 클럭 신호 (SCK) 는 유휴 상태가 소정의 시간 간격보다 더 긴 시간 간격 동안 지속된 후에 고정되기 때문에, 전력 소비가 그렇게 증가되지는 않는다.

결국, 전력 소비는 감소될 수 있다.

도 3 의 메모리 제어 유닛 (2') 의 제 1 실시예의 상세한 블록 회로도인, 도 5 에서, 메모리 제어 유닛 (2') 은 명령 발생부 (21), 상태 모니터링부 (22), 및 유휴 시간 계산부 (23A), 및 스위칭된 온/오프 클럭 신호 발생부 (24) 로 구성된다.

명령 발생부 (21) 는 호스트 (1) 로부터 버스 (6) 를 통해, 접근 신호 및 어드레스 신호를 수신하여, 읽기 명령 신호, 쓰기 명령 신호, 또는 재생 명령 신호와 같은 명령 신호 (C) 및 SDRAM 유닛 (3') 의 접근 상태를 보여주는 SDRAM 유닛 (3') 의 상태 신호 (ST) 를 발생시킨다. 명령 신호 (C) 는 SDRAM 유닛 (3') 으로 전송되고, 상태 신호 (ST) 는 유휴 상태 계산부 (23A) 로 전송된다. 또한, 명령 발생부 (21) 는 호스트 (1) 와 SDRAM 유닛 (3') 사이의 데이터 신호들 (D) 의 전송을 수행한다.

상태 모니터링부 (22) 는 명령 발생부 (21) 로부터 상태 신호 (ST) 를 모니터링한다. 결과적으로, 상태 신호 (ST) 가 호스트 (1) 로부터 SDRAM 유닛 (3') 으로의 접근 요구 상태를 나타낼 때, 상태 모니터링부 (22) 는 리셋 신호 (RST) 를 발생시킨다. 한편, 상태 신호 (ST) 가 유휴 상태를 나타낼 때, 상태 모니터링부 (22) 는 카운트 인에이블 신호 (CNTE) 를 발생시킨다. 리셋 신호 (RST) 및 카운트 인에이블 신호 (CNTE) 는 유휴 시간 계산부 (23A) 로 전송된다.

유휴 시간 계산부 (23A) 는 카운트 인에이블 신호 (CNTE) 가 인에이블되는 유휴 시간 카운트 (CNT) 를 계산한다. 유휴 시간 카운트 (CNT) 는 리셋 신호 (RST) 에 의해 리셋된다.

유휴 시간 계산부 (23A) 는 유휴 시간 카운트 (CNT), 호스트 (1) 로부터 제공되는 참조 값 (CR) 을 저장하는 레지스터 (232), 및 유휴 시간 카운트 (CNT) 를 참조 값 (CR) 과 비교하여 클럭 인에이블 신호 (CKE) 를 발생시키는 비교기 (233) 를 발생시키기 위해 소스 클럭 신호 (SCK2) 의 펄스들을 카운팅하는 업카운터 (231A) 로 구성된다. 이 경우에, CNT < CR 일 때, 클럭 인에이블 신호 (CKE) 는 고 레벨 (= "1") 에 있다. 한편, CNT ≥ CR 일 때, 클럭 인에이블 신호 (CKE) 는 저 레벨 (= "0") 에 있다. 업카운터 (231A) 는 카운트 인에이블 신호 (CNTE) 가 활성화 (CNTE = "1") 일 때 소스 클럭 신호 (SCK2) 의 펄스들을 카운팅함으로써 증분된다. 업카운터 (231A) 의 유휴 시간 카운트 (CNT) 는 리셋 신호 (RST) 에 의해 리셋되고, 업카운터 (231A)의 유휴 시간 카운트 (CNT) 는 비활성화된 클럭 인에이블 신호 (CKE) (= "0") 에 의해 CR 에서 유지된다.

클럭 신호 발생부 (24) 는 AND 회로 (241) 및 버퍼 (242) 로 분석된다. 클럭 인에이블 신호 (CKE) 가 활성화될 때 (= "1"), 클럭 신호 발생 섹션 (24) 는 스위칭된 온/오프 클럭 신호 (SCK) 와 같은 소스 클럭 신호 (SCK2) 를 전달한다. 한편, 클럭 인에이블 신호 (CKE) 가 비활성화될 때 (= "0"), 스위칭된 온/오프 클럭 신호 (SCK) 는 저 레벨 (= "0") 에 고정된다.

다음으로, 메모리 제어 유닛 (5) 의 동작은 도 6(a), 6(b), 6(c), 6(d), 6(e), 6(f), 6(g), 및 6(i) 을 참조하여 설명된다. 여기에서, 호스트 (1) 에 의해 레지스터 (232) 에 "5" 가 미리 저장되는 것, 즉, CR = "5" 로 가정한다.

먼저, 시간 t1 에서, 호스트 (1) 로부터의 접근 요구 신호가 프로세싱된 후에, 명령 발생부 (21) 는 도 6(c) 에 나타내는 유휴 상태의 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 6(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 활성화하므로, 업카운터 (231A) 는 도 6(f) 에 나타내는 유휴 시간 카운트 (CNT) 를 증가시키기 위해 도 6(a) 에 나타내는 소스 클럭 신호 (SCK2) 의 펄스들을 카운트한다.

다음으로, 시간 t2 에서, 유휴 시간 카운트 (CNT) 가 도 6(f) 에 나타내는 "5" 에 도달할 때, 클럭 인에이블 신호 (CKE) 는 도 6(g) 에 나타내는 고 (= "1") 로부터 저 (= "0") 로 스위칭된다. 결과적으로, 스위칭된 온/오프 클럭 신호 (SCK) 는 오프로 스위칭되고, 즉, 도 6(i) 에 나타내는 "0" 에 고정되고, 동시에, 업카운터 (231A) 는 업카운터의 동작을 정지하며, 따라서, 유휴 시간 카운트 (CNT) 를 "5" 로 유지한다.

다음으로, 도 6(b) 에 나타내는 시간 t3 에서, 호스트 (1) 로부터의 접근 요구 신호가 발생한다. 따라서, 명령 발생부 (21) 는 도 6(c) 에 나타내는 활성 상태에서의 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 6(d) 에 나타내는 리셋 신호 (RST) 를 고 (= "1") 로 만들고, 도 6(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 저 (= "0") 로 만들어, 도 6(f) 에 나타내는 것과 같이 유휴 시간 카운트 (CNT) 는 리셋되므로, 도 6(g) 에 나타내는 클럭 인에이블 신호 (CKE) 를 활성화시킨다. 따라서, 도 6(h) 에 나타내는 것과 같이, 스위칭된 온/오프 클럭 신호 발생부 (24) 는 스위칭된 온/오프 클럭 신호 (SCK) 와 같은 소스 클럭 신호 (SCK2) 를 전달한다.

다음으로, 시간 t4 에서, 명령 발생부 (21) 는 명령 신호 (C) 를 SDRAM 유닛 (3') 으로 전송한다. 결과적으로, 읽기 동작들, 쓰기 동작들 또는 재생 동작들의 버스트는 명령 신호 (C) 에 따라 SDRAM 유닛 (3') 에 의해 수행된다.

다음으로, 시간 t5 에서는, 시간 t3 에서 생성되는 접근 요구 신호가 프로세싱된 후에, 명령 발생부 (21) 는 도 6(c) 에 나타나는 유휴 상태에서 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 6(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 활성화하므로, 업카운터 (231A) 는 도 6(f) 에 나타내는 유휴 시간 카운트 (CNT) 를 증가시키기 위해, 도 6(a) 에 나타내는 소스 클럭 신호 (SCK2) 의 펄스들을 카운트한다.

다음으로, 시간 t6 에서, 유휴 시간 카운트 (CNT) 가 도 6(f) 에 나타내는 "5" 에 도달하기 전에, 도 6(b) 에 나타내는 접근 요구 신호가 생성된다. 이 경우에, 클럭 인에이블 신호 (CKE) 는 도 6(g) 에 나타내는 고 레벨 (= "1") 에서 유지된다. 결과적으로, 스위칭된 온/오프 클럭 신호 (SCK) 는 도 6(i) 에 나타내는 것과 같이, 여전히 ON 으로 스위칭된다. 즉, 명령 발생부 (21) 는 도 6(c) 에 나타내는 활성 상태에서 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 6(d) 에 나타내는 리셋 신호 (RST) 를 고 (= "1") 로 만들고, 도 6(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 저 (= "0") 로 만들 어, 도 6(f) 에 나타내는 것과 같이 유휴 시간 카운트 (CNT) 는 리셋되므로, 클럭 인에이블 신호 (CKE) 는 도 6(g) 에 나타내는 고 레벨 (= "1) 로 유지된다. 따라서, 도 6(h) 에 나타내는 것과 같이, 스위칭된 온/오프 클럭 신호 발생부 (24) 는 스위칭된 온/오프 클럭 신호 (SCK) 와 같이 소스 클럭 신호 (SCK2) 를 전달하기를 지속한다.

다음으로, 시간 t7 에서, 명령 발생부 (21) 는 명령 신호 (C) 를 SDRAM 유닛 (3') 으로 전송한다. 결과적으로, 읽기 동작들, 쓰기 동작들 또는 재생 동작들의 버스트는 명령 신호 (C) 에 따라 SDRAM 유닛 (3') 에 의해 수행된다. 이 경우에, 스위칭된 온/오프 클럭 신호 (SCK) 는 OFF 스위칭되지 않기 때문에, 명령 신호 (C) 는 더 일찍 발생될 수 있다. 따라서, 스위칭된 클럭 신호 (SCK) 의 온/오프 동작들로 인한 오버헤드의 발생은 억제될 수 있다.

도 3 의 메모리 제어 유닛 (2') 의 제 2 실시예의 상세한 블록 회로도인, 도 7 에서, 도 5 의 상태 모니터링부 (22) 는, 리셋 신호 (RST) 없이 카운트 인에이블 신호 (CNTE) 만을 발생시키는 상태 모니터링부 (22') 으로 대체되고, 도 5 의 유휴 시간 계산부 (23A) 는, 도 5 의 업카운터 (231A) 가, 저 레벨 (= "0") 인 카운트 인에이블 신호 (CNTE) 에 의해 리셋되는 업카운터 (231A') 에 의해 대체되는, 유휴 시간 계산부 (23A') 로 대체된다. 도 7 의 메모리 제어 유닛 (2') 의 동작은 도 5 의 동작과 유사하다.

도 3 의 메모리 제어 유닛 (2') 의 제 3 실시예의 상세한 블록 회로도인, 도 8 에서, 도 5 의 유휴 시간 계산부 (23A) 는, 도 5 의 업카운터 (231A) 가, 클럭 인에이블 신호 (CKE) 가 저 레벨 (= "0") 일 때에도 업카운터 (231A'') 의 동작을 정지하지 않는 도 5 의 업카운터 (231A'') 에 의해 대체되는, 유휴 시간 계산부 (23A'') 로 대체된다. 즉, 업카운터 (231A'') 의 최대값이 유휴 시간 카운트 (CNT) 의 기대된 최대값보다 상당히 클 때, 업카운터 (231A'') 의 정지 동작이 필요하지 않다. 이 경우에, 도 9(a) 에서 도 9(i) 에 나타내는 것과 같이, 유휴 시간 카운트 (CNT) 는 유휴 시간 카운트 (CNT) 가 리셋 신호 (RST) 에 의해 리셋될 때까지 증가하기를 지속한다.

또한, 도 8 의 메모리 제어 유닛 (2') 의 제 1 실시예의 변형 부분은 도 7 의 메모리 제어 유닛 (2') 의 제 2 실시예에도 적용될 수 있다.

도 3 의 메모리 제어 유닛 (2') 의 제 4 실시예를 도시하는 도 10 에서, 도 5 의 유휴 시간 계산부 (23A) 는, 도 5 의 업카운터 (231A) 가 다운카운터 (231B) 로 대체되는 유휴 시간 계산부 (23B) 로 대체된다. 또한, 도 5 의 비교기 (233) 는 비교기 (233') 로 대체된다. 이 경우에, 상태 모니터링부 (22) 는 다운카운터 (231B) 에서 레지스터 (232) 의 참조 값 (CR) 을 설정하는 도 5 의 리셋 신호 (RST) 에 대응하는 설정 신호 (SET) 를 발생시킨다. 또한, 비교기 (233') 는 유휴 시간 카운트 (CNT) 를 "0" 과 같은 소정의 신호와 비교하여, 클럭 인에이블 신호 (CKE) 를 발생시킨다. 즉, CNT > 0 일 때, 클럭 인에이블 신호 (CKE) 가 고 레벨 (= "1") 에 있다. 한편, CNT ≤0 일 때, 클럭 인에이블 신호 (CKE) 는 저 레벨 (= "0") 에 있다. 다운카운터 (231B) 는 카운트 인에이블 신호 (CNTE) 가 활성화 (CNTE = "1") 일 때 소스 클럭 신호 (SCK2) 의 펄스들을 카운팅 함으로써 감량된다. 다운카운터 (231B) 의 유휴 시간 카운트 (CNT) 는 비활성화된 클럭 인에이블 신호 (CKE) (= "0") 에 의해 "0" 으로 유지된다.

다음으로, 메모리 제어 유닛 (5) 의 동작은 도 11(a), 11(b), 11(c), 11(d), 11(e), 11(f), 11(g), 및 11(i) 를 참조하여 설명된다. 여기에서, 호스트 (1) 에 의해 레지스터 (232) 에 "5" 가 미리 저장되는 것, 즉, CR = "5" 로 가정한다.

먼저, 시간 t1 에서, 호스트 (1) 로부터의 접근 요구 신호가 프로세싱된 후에, 명령 발생부 (21) 는 도 11(c) 에 나타내는 유휴 상태의 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 11(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 활성화하므로, 다운카운터 (231B) 는 도 11(f) 에 나타내는 유휴 시간 카운트 (CNT) 를 감소시키기 위해 도 11(a) 에 나타내는 소스 클럭 신호 (SCK2) 의 펄스들을 카운트한다.

다음으로, 시간 t2 에서, 유휴 시간 카운트 (CNT) 가 도 11(f) 에 나타내는 "0" 에 도달할 때, 클럭 인에이블 신호 (CKE) 는 도 11(g) 에 나타내는 고 (= "1") 로부터 저 (= "0") 로 스위칭된다. 결과적으로, 스위칭된 온/오프 클럭 신호 (SCK) 는 도 11(i) 에 나타내는 "0" 에 고정되고, 동시에, 다운카운터 (231B) 는 다운카운터의 동작을 정지하며, 따라서, 유휴 시간 카운트 (CNT) 를 "0" 으로 유지한다.

다음으로, 도 11(b) 에 나타내는 시간 t3 에서, 호스트 (1) 로부터의 접근 요구 신호가 발생한다. 따라서, 명령 발생부 (21) 는 도 11(c) 에 나타내는 활성 상태에서의 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 11(d) 에 나타내는 설정 신호 (SET) 를 고 (= "1") 로 만들고, 도 11(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 저 (= "0") 로 만들어, 도 11(f) 에 나타내는 것과 같이 "5" 는 유휴 시간 카운트 (CNT) 로 설정되므로, 도 11(g) 에 나타내는 클럭 인에이블 신호 (CKE) 를 활성화시킨다. 따라서, 도 11(h) 에 나타내는 것과 같이, 스위칭된 온/오프 클럭 신호 발생부 (24) 는 스위칭된 온/오프 클럭 신호 (SCK) 와 같은 소스 클럭 신호 (SCK2) 를 전달한다.

다음으로, 시간 t5 에서는, 시간 t3 에서 생성되는 접근 요구 신호가 프로세싱된 후에, 명령 발생부 (21) 는 도 11(c) 에 나타나는 유휴 상태에서 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 11(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 활성화하므로, 다운카운터 (231B) 는 도 11(f) 에 나타내는 유휴 시간 카운트 (CNT) 를 감량시키기 위해, 도 11(a) 에 나태내는 소스 클럭 신호 (SCK2) 의 펄스들을 카운트한다.

다음으로, 시간 t6 에서, 유휴 시간 카운트 (CNT) 가 도 11(f) 에 나타내는 "0" 에 도달하기 전에, 도 11(b) 에 나타내는 접근 요구 신호가 생성된다. 이 경우에, 클럭 인에이블 신호 (CKE) 는 도 11(g) 에 나타내는 고 레벨 (= "1") 에서 유지된다. 결과적으로, 스위칭된 온/오프 클럭 인에이블 신호 (SCK) 는 도 11(i) 에 나타내는 것과 같이, 여전히 ON 으로 스위칭된다. 즉, 명령 발생부 (21) 는 도 11(c) 에 나타내는 활성 상태에서 상태 신호 (ST) 를 배치한다. 결과적으로, 상태 모니터링부 (22) 는 도 11(d) 에 나타내는 설정 신호 (SET) 를 고 (= "1") 로 만들고, 도 11(e) 에 나타내는 카운트 인에이블 신호 (CNTE) 를 저 (= "0") 로 만들어, 도 11(f) 에 나타내는 것과 같이 유휴 시간 카운트 (CNT) 는 리셋되므로, 클럭 인에이블 신호 (CKE) 는 도 11(g) 에 나타내는 고 레벨 (= "1) 로 유지된다. 따라서, 도 11(h) 에 나타내는 것과 같이, 스위칭된 온/오프 클럭 신호 발생부 (24) 는 스위칭된 온/오프 클럭 신호 (SCK) 와 같이 소스 클럭 신호 (SCK2) 를 전달하기를 지속한다.

다음으로, 시간 t7 에서, 명령 발생부 (21) 는 명령 신호 (C) 를 SDRAM 유닛 (3') 으로 전송한다. 결과적으로, 읽기 동작들, 쓰기 동작들 또는 재생 동작들의 버스트는 명령 신호 (C) 에 따라 SDRAM 유닛 (3') 에 의해 수행된다. 이 경우에, 스위칭된 온/오프 클럭 신호 (SCK) 는 OFF 스위칭되지 않기 때문에, 명령 신호 (C) 는 더 일찍 발생될 수 있다. 따라서, 스위칭된 온/오프 클럭 신호 (SCK) 의 온/오프 동작들로 인한 오버헤드의 발생은 억제될 수 있다..

도 3 의 메모리 제어 유닛 (2') 의 제 5 실시예의 상세한 블록 회로도인, 도 12 에서, 도 10 의 상태 모니터링부 (22) 는, 설정 신호 (SET) 없이 카운트 인에이블 신호 (CNTE) 만을 발생시키는 상태 모니터링부 (22') 로 대체되고, 도 10 의 유휴 시간 계산부 (23B) 는, 도 10 의 다운카운터 (231B) 가, 저 레벨 (= "0") 인 카운트 인에이블 신호 (CNTE) 에 의해 "5" 가 설정되는 다운카운터 (231B') 에 의해 대체되는, 유휴 시간 계산부 (23B') 로 대체된다. 도 12 의 메모리 제어 유닛 (2') 의 동작은 도 10 의 동작과 유사하다.

도 3 의 메모리 제어 유닛 (2') 의 제 6 실시예의 상세한 블록 회로도인, 도 13 에서, 도 10 의 유휴 시간 계산부 (23B) 는, 도 10 의 다운카운터 (231B) 가, 클럭 인에이블 신호 (CKE) 가 저 레벨 (= "0") 일 때에도 다운카운터 (231B'') 의 동작을 정지하지 않는 도 10 의 다운카운터 (231B'') 에 의해 대체되는, 유휴 시간 계산부 (23B'') 로 대체된다. 즉, 이 경우에 - 값인 다운카운터 (231B'') 의 최소값이 유휴 시간 카운트 (CNT) 의 기대된 최소값 보다 상당히 작을 때, 다운카운터 (231B'') 의 정지 동작이 필요하지 않다. 이 경우에, 도 14(a) 에서 도 14(i) 에 나타내는 것과 같이, 유휴 시간 카운트 (CNT) 는 유휴 시간 카운트 (CNT) 가 설정 신호 (SET) 에 의해 설정될 때까지 감소하기를 지속한다.

또한, 도 13 의 메모리 제어 유닛 (2') 의 제 4 실시예의 변형 부분은 도 12 의 메모리 제어 유닛 (2') 의 제 5 실시예에도 적용될 수 있다.

도 10, 도 12, 및 도 13 에서, 비교기 (233) 는 제거될 수 있으며, 이 경우에, 다운카운터 (231B) 의 운반 신호 (carry signal) 는 클럭 인에이블 신호 (CKE) 로 사용된다.

상기 설명된 실시형태에서, 접근 요구 신호들이 종종 호스트 (1) 로부터 메모리 제어 유닛 (2') 으로의 짧은 시간 간격에서 발생할 때에도, 스위칭된 온/오프 클럭 신호 (SCK) 는 스위칭된 클럭 신호들의 재시작으로 인한 오버헤드를 피하기 위해 연속적으로 ON 스위칭된다. 또한, 레지스터 (232) 에 저장되는 참조 값 (CR) 은 호스트 (1) 로부터 데이터 프로세싱 장치에 적합하도록 조정될 수 있다. 그러나, 특별한 경우에는, 참조 값 (CR) 은 "0" 이 될 수 있다.

또한, 도 3 에서, 메모리 제어 유닛 (2') 과 SDRAM 유닛 (3') 사이의 연결과 관련되는 표유 용량 Cs 는 그렇게 큰 전력 소비를 포함하지 않기 때문에, 메모리 제어 유닛 (2') 과 SDRAM 유닛 (3') 사이의 거리는 길 수 있다. 예를 들어, 도 15 에 도시되는 것과 같이, 또 다른 주변 회로 (5') 는 메모리 제어 유닛 (2') 과 SDRAM 유닛 (3') 사이에 개재될 수 있다.

또한, 도 3 및 도 15 에서, 호스트 (1), 메모리 제어 유닛 (2'), SDRAM 유닛 (3'), 클럭 신호 발생기 (4'), 및 주변 유닛 (5 (5')) 은 하나의 반도체 칩에 통합될 수 있다.

상기 설명된 본 발명에 따르면, 클럭 신호 발생기와 동기식 메모리 유닛 사이에는 연결이 없기 때문에, 전력 소비가 감소될 수 있다.

Claims

동기식 메모리 유닛 (3') 을 제어하는 메모리 제어 장치로서,

소스 클럭 신호 (SCK2) 를 수신하고,

상기 동기식 메모리 유닛에 대한 접근 요구 신호 및 접근 요구 신호가 없는 유휴 (idle) 상태에 따라 상기 소스 클럭 신호를 온 및 오프 스위칭하고,

상기 스위칭된 온/오프 소스 클럭 신호를 상기 동기식 메모리 유닛에 전송하여,

상기 스위칭된 온/오프 소스 클럭 신호가 상기 동기식 메모리 유닛 내의 내부 클럭 신호 (ICK) 로 동작하는 메모리 제어 장치.
제 1 항에 있어서,

상기 소스 클럭 신호는, 상기 유휴 상태가 소정의 시간 간격보다 더 긴 시간 간격 동안 지속된 후에 오프로 스위칭되는 메모리 제어 장치.
동기식 메모리 유닛 (3') 을 제어하는 메모리 제어 장치로서,

상기 장치에 의해 상기 동기식 메모리 유닛에 대한 접근 요구 신호가 수신되었는지 여부를 모니터링하는 상태 모니터링부 (22);

상기 상태 모니터링부에 연결되는 유휴 시간 계산부 (23A, 23A', 23A'', 23B, 23B', 23B'') 로서, 상기 장치가 상기 접근 요구 신호를 수신하는 때의 타이 밍부터 접근 요구 신호가 없는 유휴 상태의 시간 간격이 소정의 시간 간격보다 더 긴 시간 간격 동안 지속되는 때의 타이밍까지 클럭 인에이블 신호 (CKE) 를 발생시키도록 구성되는 유휴 시간 계산부; 및

상기 유휴 시간 계산부에 연결되는 스위칭된 온/오프 클럭 신호 발생부 (24) 로서, 상기 클럭 인에이블 신호에 따라 상기 소스 클럭 신호를 온 및 오프 스위칭하여 스위칭된 온/오프 클럭 신호 (SCK) 를 발생시키고, 상기 스위칭된 온/오프 클럭 신호를 상기 동기식 메모리 유닛에 전송하여, 상기 스위칭된 온/오프 클럭 신호는 상기 동기식 메모리 유닛 내에서 내부 클럭 신호 (ICK) 로 동작하도록 구성되는, 스위칭된 온/오프 클럭 신호 발생부

를 포함하는 메모리 제어 장치.
제 3 항에 있어서,

상기 유휴 시간 계산부는,

상기 상태 모니터링부에 연결되는 업카운터 (231A, 231A', 231A'') 로서, 상기 업카운터의 컨텐트는 상기 유휴 상태에서 상기 소스 클럭 신호의 펄스들을 카운팅함으로써 증분되고, 상기 업카운터는 상기 장치에 의해 상기 접근 요구 신호가 수신될 때 리셋되는, 업카운터;

상기 소정의 시간 간격에 대응하는 값을 저장하도록 구성되는 레지스터 (232) ; 및

상기 업카운터 및 상기 레지스터에 연결되는 비교기 (233) 로서, 상기 업카 운터의 컨텐트를 상기 레지스터의 값과 비교하여 상기 업카운터의 컨텐트가 상기 레지스터의 값보다 더 작은 때에 상기 클럭 인에이블 신호를 발생시키도록 구성되는 비교기

를 포함하는 메모리 제어 장치.
제 4 항에 있어서,

상기 업카운터의 컨텐트는, 상기 클럭 인에이블 신호가 발생되지 않을 때 동일한 값에서 유지되는 메모리 제어 장치.
제 3 항에 있어서,

상기 유휴 시간 계산부는,

상기 상태 모니터링부에 연결되는 다운카운터 (231B, 231B', 231B'') 로서, 상기 다운카운터의 컨텐트는 상기 유휴 상태에서 상기 소스 클럭 신호의 펄스들을 카운팅함으로써 감량되는 다운카운터;

상기 다운카운터에 연결되는 레지스터 (232) 로서, 상기 레지스터는 상기 소정의 시간 간격에 대응하는 값을 저장하도록 구성되고, 상기 값은 상기 장치에 의해 상기 접근 요구 신호가 수신될 때 상기 다운카운터에서 설정되는 레지스터; 및

상기 다운카운터에 연결되는 비교기 (233') 로서, 상기 다운카운터의 컨텐트를 상기 소정의 값과 비교하여 상기 다운카운터의 컨텐트가 소정의 값보다 더 큰 때에 상기 클럭 인에이블 신호를 발생시키도록 구성되는 비교기

를 포함하는 메모리 제어 장치.
제 6 항에 있어서,

상기 다운카운터의 컨텐트는, 상기 클럭 인에이블 신호가 발생되지 않을 때 동일한 값에서 유지되는 메모리 제어 장치.
호스트 (1);

메모리 제어 유닛 (2');

동기식 메모리 유닛 (3');

상기 호스트 및 상기 메모리 제어 유닛에 대한 제 1 및 제 2 소스 클럭 신호 (SCK1, SCK2) 를 각각 제공하는 클럭 신호 발생기 (4'); 및

상기 호스트와 상기 메모리 제어 유닛 사이에 연결되는 버스 (6) 로서, 상기 메모리 제어 유닛은 상기 클럭 신호 발생기로부터 상기 제 2 소스 클럭 신호를 수신하고, 상기 호스트로부터 상기 버스를 통하는 상기 동기식 메모리 유닛으로의 접근 요구 신호 및 접근 요구 신호가 없는 유휴 상태에 따라 상기 제 2 소스 클럭 신호를 온 및 오프 스위칭하고, 상기 스위칭된 온/오프 제 2 소스 클럭 신호를 상기 동기식 메모리 유닛에 전송하여, 상기 스위칭된 온/오프 제 2 소스 클럭 신호가 상기 동기식 메모리 유닛 내에서 내부 클럭 신호 (ICK) 로 동작하도록 구성되는, 버스

를 포함하는 데이터 프로세싱 장치.
제 8 항에 있어서,

상기 스위칭된 온 및 오프 제 2 소스 클럭 신호는, 상기 유휴 상태가 소정의 시간 간격보다 더 긴 시간 간격 동안 지속된 후에 오프로 스위칭되는 데이터 프로세싱 장치.
호스트 (1);

메모리 제어 유닛 (2');

동기식 메모리 유닛 (3');

상기 호스트 및 상기 메모리 제어 유닛에 제 1 및 제 2 소스 클럭 신호 (SCK1, SCK2) 를 각각 제공하는 클럭 신호 발생기 (4'); 및

상기 호스트와 상기 메모리 제어 유닛 사이에 연결되는 버스 (6) 를 포함하는 데이터 프로세싱 장치로서,

상기 메모리 제어 유닛은,

상기 호스트로부터 상기 버스를 통하는 상기 동기식 메모리 유닛으로의 접근 요구 신호가 상기 메모리 제어 유닛에 의해 수신되었는지 여부를 모니터링하는 상태 모니터링부 (22);

상기 상태 모니터링부에 연결되는 유휴 시간 계산부 (23A, 23A', 23A'', 23B, 23B', 23B'') 로서, 상기 메모리 제어 유닛이 상기 접근 요구 신호를 수신하는 때의 타이밍부터 접근 요구 신호가 없는 유휴 상태의 시간 간격이 소정의 시간 간격보다 더 긴 시간 간격 동안 지속되는 때의 타이밍까지 클럭 인에이블 신호 (CKE) 를 발생시키도록 구성되는 유휴 시간 계산부; 및

상기 유휴 시간 계산부에 연결되는 스위칭된 온/오프 클럭 신호 발생부 (24) 로서, 상기 클럭 인에이블 신호에 따라 상기 제 2 소스 클럭 신호를 온 및 오프 스위칭하여 스위칭된 온/오프 제 2 클럭 신호 (SCK) 를 발생시키고, 상기 스위칭된 온/오프 제 2 클럭 신호를 상기 동기식 메모리 유닛에 전송하여, 상기 스위칭된 온/오프 제 2 클럭 신호는 상기 동기식 메모리 유닛 내에서 내부 클럭 신호 (ICK) 로 동작하도록 구성되는 스위칭된 온/오프 클럭 신호 발생부

를 포함하는 데이터 프로세싱 장치.
제 10 항에 있어서,

상기 유휴 시간 계산부는,

상기 상태 모니터링부에 연결되는 업카운터 (231A, 231A', 231A'') 로서, 상기 업카운터의 컨텐트는 상기 유휴 상태에서 상기 소스 클럭 신호의 펄스들을 카운팅함으로써 증분되고, 상기 업카운터는 상기 접근 요구 신호가 상기 메모리 제어 유닛에 의해 수신될 때 리셋되는, 업카운터;

상기 소정의 시간 간격에 대응하는 값을 저장하도록 구성되는 레지스터 (232) ; 및

상기 업카운터 및 상기 레지스터에 연결되는 비교기 (233) 로서, 상기 업카운터의 컨텐트를 상기 레지스터의 값과 비교하여 상기 업카운터의 컨텐트가 상기 레지스터의 값보다 더 작은 때에 상기 클럭 인에이블 신호를 발생시키도록 구성되는 비교기

를 포함하는 데이터 프로세싱 장치.
제 11 항에 있어서,

상기 업카운터의 컨텐트는, 상기 클럭 인에이블 신호가 발생되지 않을 때 동일한 값에서 유지되는 데이터 프로세싱 장치.
제 10 항에 있어서,

상기 유휴 시간 계산부는,

상기 상태 모니터링부에 연결되는 다운카운터 (231B, 231B', 231B'') 로서, 상기 다운카운터의 컨텐트는 상기 유휴 상태에서 상기 제 2 소스 클럭 신호의 펄스들을 카운팅함으로써 감량되는 다운 카운터;

상기 다운카운터에 연결되는 레지스터 (232) 로서, 상기 레지스터는 상기 소정의 시간 간격에 대응하는 값을 저장하고, 상기 값은 상기 접근 요구 신호가 상기 메모리 제어 유닛에 의해 수신될 때 상기 다운카운터에서 설정되도록 구성되는 레지스터;

상기 다운카운터에 연결되는 비교기 (233') 로서, 상기 다운카운터의 컨텐트를 상기 소정의 값과 비교하여 상기 다운카운터의 컨텐트가 소정의 값보다 더 큰 때에 상기 클럭 인에이블 신호를 발생시키도록 구성되는 비교기

를 포함하는 데이터 프로세싱 장치.
제 13 항에 있어서,

상기 다운카운터의 컨텐트는, 상기 클럭 인에이블 신호가 발생되지 않을 때 동일한 값에서 유지되는 데이터 프로세싱 장치.