KR101331512B1

KR101331512B1 - 듀얼-채널 동작 동안 어드레스/제어 신호들의 인터리빙에 의한 하이브리드 단일 및 듀얼-채널 ｄｄｒ 인터페이스 방식

Info

Publication number: KR101331512B1
Application number: KR1020127007743A
Authority: KR
Inventors: 라구 산쿠라트리; 마이클 드롭; 지안 마오
Original assignee: 퀄컴 인코포레이티드
Priority date: 2009-08-26
Filing date: 2010-08-26
Publication date: 2013-11-20
Also published as: US8098539B2; ES2682602T3; HUE039886T2; CN102483725A; JP5579850B2; TWI421697B; JP2013503397A; EP2470998A1; CN102483725B; EP2470998B1; US20110055617A1; TW201137620A; WO2011025895A1; KR20120060864A

Abstract

메모리 구조가 설명된다. 일 실시예에서, 메모리 구조는 클록 신호를 수신하고 단일 어드레스/제어 버스를 통해 복수의 메모리 모듈들에 커플링되도록 구성되는 메모리 제어기를 포함한다. 메모리 제어기는 각 메모리 모듈에 대한 별개의 칩 선택 신호를 통해 복수의 메모리 모듈들 각각에 커플링된다. 메모리 제어기는 클록에 의해 공급되는 타이밍에 따라 인터리빙 방식으로 메모리 모듈들에 어드레스/제어 버스를 통해 커맨드들을 발행한다. 하나의 메모리 모듈로의 커맨드의 발행 후의 대기 기간 동안, 메모리 제어기는 다른 메모리 모듈에 커맨드들을 발행할 수 있다.

Description

듀얼-채널 동작 동안 어드레스/제어 신호들의 인터리빙에 의한 하이브리드 단일 및 듀얼-채널 ＤＤＲ 인터페이스 방식{HYBRID SINGLE AND DUAL-CHANNEL DDR INTERFACE SCHEME BY INTERLEAVING ADDRESS/CONTROL SIGNALS DURING DUAL-CHANNEL OPERATION}

본 명세서에 개시되는 발명 개념들의 실시예들은 일반적으로 데이터 프로세싱 시스템들의 분야에 관한 것이다. 특히, 본 명세서에 개시되는 발명 개념들의 실시예들은 어드레스/제어 신호들을 인터리빙함으로써 단일 어드레스/제어 버스를 이용하는 듀얼-채널 2배 데이터 레이트 인터페이스 방식에 관한 것이다.

데이터 프로세싱 시스템들은 명령을 프로세싱하기 위해 서로 상호작용하는 다양한 컴포넌트들을 포함할 수 있다. 이들 컴포넌트들은 랜덤 액세스 메모리(RAM)와 상호작용하는 컴퓨터 버스 및 메모리 제어기를 포함할 수 있다. 외부 데이터 버스와 메모리의 동작을 동기화하기 위해 2배 데이터 레이트(DDR) 동기 동적 RAM(SDRAM)은 외부 클록의 이용을 통해 동작한다. 이러한 방식에서, 클록 신호의 상승 및 하강 에지들 둘 다에서 데이터 전달들이 발생하며, 그에 의해 단일 데이터 레이트 방식들에 비해 데이터 전달 레이트를 2배로 한다. 메모리 동작에 대한 DDR 방식은 원래의 DDR 표준뿐 아니라 이후에-개발되는 DDR2 및 DDR3 방식들을 포함한다.

데이터 프로세싱 시스템의 아키텍처는 RAM으로부터 관련 메모리 제어기로의 채널 스루풋 용량을 2배로 하기 위한 듀얼-채널 아키텍처를 포함할 수 있다. 그와 같은 아키텍처에서, 2개 이상의 SDRAM 메모리 모듈들이 매칭 메모리 뱅크들에 설치되고 별개의 데이터 채널들을 통해 메모리 제어기에 의해 액세스된다.

메모리 아키텍처 구현에 대한 하나의 공지 방식은 2개의 X-비트 DDR 메모리 모듈들(여기서 "X-비트"는 8비트, 16비트, 32비트 등일 수 있음)을 제어하기 위해 단일 DDR 메모리 제어기를 이용하는 것이다. 별개의 데이터 버스들이지만 단일 어드레스/제어 신호 버스 및 단일 칩 선택 신호로 이러한 아키텍처를 동작시키는 것은 단일 2X-비트 DDR 메모리 모듈로서 효율적으로 동작하는 아키텍처를 산출한다. 그와 같은 아키텍처에서, DDR 제어기는 별개의 데이터 버스들을 통해 2개의 별개 X-비트 DDR 메모리 모듈들과 상호작용한다. 두 메모리 모듈들은 동일한 클록 신호들에 의해 클로킹된다. 추가로 두 메모리 모듈들은 동일한 클록 인에이블 신호 및 동일한 칩 선택 신호에 의해 제어된다. 클록 인에이블 및 칩 선택 신호들의 제 2 세트의 이용가능성은 아키텍처가 메모리 모듈들의 제 2 세트와 동작하기 위해 확장되게 허용한다. 두 메모리 모듈들은 동일한 어드레스/제어 버스를 통해 메모리 제어기에 커플링된다. 따라서, 예를 들어, 메모리 모듈들 각각이 16-비트 메모리인 경우에, 이러한 아키텍처는 단일 채널 32-비트 디바이스로서 효율적으로 동작한다.

다른 예시적인 아키텍처는 트루(true) 듀얼-채널 시스템으로서 동작하도록 2개의 X-비트 DDR 메모리 모듈들, 2개의 별개 데이터 버스들 및 2개의 별개 어드레스/제어 신호 버스들을 갖는 단일 메모리 제어기를 이용한다. 이러한 방식에서, 두 메모리 모듈들은 동일한 클록 신호들에 의해 클로킹되지만, 서로 다른 클록 인에이블 신호들 및 서로 다른 칩 선택 신호들에 의해 제어된다. 추가로, 각 메모리 모듈은 그 자신의 별개 어드레스/제어 버스를 통해 메모리 제어기에 커플링한다. 이러한 아키텍처는 트루 듀얼-채널 동작을 발생시킨다.

데이터 프로세싱 시스템의 성능은 데이터 전달들의 본질에 따를 수 있다. 소형 버스트들에서의 데이터 전달들을 위해, 듀얼-채널 아키텍처는 동일한 집합 메모리 크기를 갖는 단일 채널 아키텍처보다 더 우수한 성능을 발생시킬 수 있음이 제안되었다. 또한 데이터 트래픽이 혼합 버스트 길이들, 즉 소형 데이터 버스트들 및 대형 데이터 버스트들일 수 있는 시스템들이 존재한다. 그러나, 듀얼-채널 방식에서, 어드레스/제어 버스의 복제(duplication)는 단일-채널 구성을 넘는 핀 카운트의 증가를 초래한다. 예를 들어, 전형적인 32-비트 단일 채널 DDR 인터페이스에 대해, 핀 카운트는 66개 핀들일 수 있다. 어드레스/제어 버스의 복제로 인하여, 대응하는 듀얼 16-비트 채널 DDR 인터페이스는 86개 핀들을 가질 수 있다. 그러므로, 듀얼-채널 방법은 동일한 집합 메모리를 갖는 단일-채널 방식을 통한 핀 카운트에서 30% 증가를 발생시킬 수 있다. 듀얼-채널 방식은 따라서 전형적인 단일-채널 설계와 호환가능하지 않으며, 듀얼-채널 아키텍처의 성능을 이용하는 것은 따라서 시스템 레벨 설계 비용을 증가시킨다. 핀 카운트의 증가는 단일-채널 방식의 듀얼-채널 방식으로의 간단한 교체를 못 하게 한다.

따라서, 핀 카운트의 증가를 회피하며 단일-채널 아키텍처와 호환가능할 수 있으면서도 단일-채널 방식을 능가하는 성능 증가를 산출하는 듀얼 채널 방식이 요구된다. 더욱이, 임의의 추가적인 핀 증가 없이 단일 채널 모드 및 듀얼 채널 모드 둘 다를 지원하는 하이브리드 방식은 또한 시스템의 성능을 증가시킬 것이다.

일 실시예에서, 메모리 구조가 설명된다. 메모리 구조는 클록 신호를 수신하고 단일 어드레스/제어 버스를 통해 복수의 메모리 모듈들에 커플링되도록 구성되는 메모리 제어기를 포함한다. 메모리 제어기는 또한 복수의 메모리 모듈들 각각에 별개의 칩 선택 신호들을 발행하도록 구성된다. 메모리 제어기는 클록 신호에 의해 공급되는 타이밍에 따라 2개의 다른 메모리 모듈들에 어드레스/제어 버스 상에 커맨드들의 발행을 인터리빙하도록 구성된다. 특히, 메모리 제어기는 어드레스/제어 버스를 통해 커맨드를 메모리 모듈에 발행하고 그 후에 이러한 커맨드의 발행에 후속하는 시간 기간 동안 어드레스/제어 버스를 통해 제 2 메모리 모듈에 커맨드를 발행한다. 메모리 제어기의 이러한 동작은 핀 카운트를 증가시키지 않으면서 전형적인 단일-채널 아키텍처의 동작에 대해 성능을 증가시키는 작용을 한다.

이러한 예시적인 실시예는 본 명세서에 개시되는 발명 개념들을 제한하거나 정의하는 것이 아니며 그 이해를 돕기 위한 예들을 제공하기 위해 설명된다. 본 발명의 다른 양상들, 장점들 및 특징들은 다음의 섹션들: 도면의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 출원의 검토 후에 명백해질 것이다.

본 명세서에 개시되는 본 발명 개념들의 이들 및 다른 특징들, 양상들 및 장점들은 첨부하는 도면을 참조하여 다음의 상세한 설명이 숙독될 때 더 잘 이해된다.

도 1은 일 실시예에서의 컴포넌트들 사이의 기능적 관계를 도시하는 도면이다.
도 2는 일 실시예에서의 컴포넌트들 사이의 관계를 도시하는 도면이다.
도 3은 듀얼 X-비트 채널 DDR 메모리 인터페이스 아키텍처의 일 실시예를 도시하는 도면이다.
도 4는 2개 메모리 모듈들 사이의 어드레스/제어 신호들을 인터리빙하는 실시예를 도시하는 흐름도이다.
도 5는 2개의 메모리 모듈들 사이의 어드레스/제어 신호들을 다중화하는 실시예를 도시하는 흐름도이다.
도 6은 단일 채널 및 듀얼 채널 동작 사이의 스위칭의 실시예를 도시하는 흐름도이다.
도 7은 듀얼 X-비트 채널 DDR 메모리 인터페이스 아키텍처를 포함할 수 있는 예시적인 휴대용 통신 디바이스를 도시하는 도면이다.
도 8은 듀얼 X-비트 채널 DDR 메모리 인터페이스 아키텍처를 포함할 수 있는 예시적인 셀룰러 전화를 도시하는 도면이다.
도 9는 듀얼 X-비트 채널 DDR 메모리 인터페이스 아키텍처를 포함할 수 있는 예시적인 무선 인터넷 프로토콜 전화를 도시하는 도면이다.
도 10은 듀얼 X-비트 채널 DDR 메모리 인터페이스 아키텍처를 포함할 수 있는 예시적인 휴대용 디지털 보조기를 도시하는 도면이다.
도 11은 듀얼 X-비트 채널 DDR 메모리 인터페이스 아키텍처를 포함할 수 있는 예시적인 오디오 파일 플레이어를 도시하는 도면이다.

본 개시를 통해, 설명의 목적으로, 본 명세서에 개시되는 발명 개념들의 완전한 이해를 제공하기 위해 많은 특정 상세들이 설명된다. 그러나, 본 명세서에 개시되는 발명 개념들은 이들 특정 상세들의 일부가 없어도 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우들에서, 잘-알려진 구조들 및 디바이스들이 본 명세서에 개시되는 발명 개념들의 기본 원리들을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.

본 명세서에 개시되는 발명 개념들의 실시예들은 듀얼 X-비트 채널 DDR 메모리 인터페이스에 관한 것이다. 본 명세서에 이용된 바와 같은 "X-비트"는 이용되는 메모리 모듈들의 크기를 지칭하며 8-비트, 16-비트, 32-비트, 64-비트, 128-비트 등일 수 있다. 본 명세서에 이용된 바와 같은 "DDR"은 클록 신호의 상승 및 하강 에지들 둘 다에서 데이터를 전송하기 위한 2배 데이터 레이트 표준을 지칭하며 DDR, DDR2 및 DDR3 표준들뿐 아니라 장래의, 호환가능한 표준들을 망라한다.

도 1은 버스 마스터(110), DDR 제어기(120) 및 DDR 메모리(130) 사이의 기능적 관계를 도시하는 일반적 예시이다. 버스 마스터는 마이크로프로세서일 수 있다. 이러한 관계에서, DDR 제어기(120)는 버스 마스터(110)에 의해 DDR 메모리(130)로의 액세스를 지원한다. 일부 실시예들에서, DDR 제어기는 디지털 신호 프로세서에 포함될 수 있다. 도 2는 마이크로프로세서(210) 및 DDR 제어기(220) 및 DDR 메모리(230)에 대한 그 관계를 망라하는 예시적인 디지털 신호 프로세서(200)를 도시한다.

일 실시예에서, 듀얼 X-비트 채널 DDR 메모리 인터페이스는 각 메모리 모듈에 대한 별개의 데이터 버스들 및 별개의 클록 인에이블 및 칩 선택 신호들로 동작하지만 단일의 어드레스/제어 신호 버스 및 단일 클록(CK,/CK 신호들)으로 동작한다. 단일 어드레스/제어 버스를 이용하면, 인터페이스는 어드레스/제어 신호들을 인터리빙함으로써 그리고 메모리 모듈들 사이의 동작들을 토글링함으로써 듀얼-채널 동작을 달성할 수 있다. 도 3은 듀얼 X-비트 채널 DDR 메모리 인터페이스(300)의 일 실시예를 도시한다. DDR 메모리 제어기(310)는 별개의 데이터 버스들(340, 350)을 통해 X-비트 DDR 메모리 0(320) 및 X-비트 DDR 메모리 1(330)과 상호작용한다. 두 메모리 모듈들(320, 330)은 동일한 신호들 CK 및 /CK에 의해 클로킹된다. 그러나, 메모리 모듈들(320, 330)은 별개의 클록 인에이블 신호들(CKE0, CKE1) 및 별개의 칩 선택 신호들(CS0, CS1), 각각에 의해 각각 제어된다. 두 메모리 모듈들(320, 330)은 동일한 어드레스/제어 버스(360)를 통해 DDR 메모리 제어기(330)에 커플링한다.

클록 인에이블 신호들(CKE0 및 CKE1)은 메모리 모듈(320 또는 330)이 시간 기간 동안 이용되지 않을 때 DDR 메모리 제어기(310)가 이러한 메모리 모듈(320 또는 330) 중 어느 하나의 클로킹을 디스에이블하게 허용함으로써 전력-절감 특징들의 동작을 인에이블한다. 추가로, 칩 선택 신호들(CS0, CS1)은 DDR 메모리 제어기(310)가 필요에 따라 메모리 모듈들(320 및 330) 사이의 동작들을 토글링하게 허용한다.

주된 DDR 커맨드들은 매 클록 사이클에서 발행되지 않으며 특정 실시예들은 데이터 프로세싱 효율성을 증가시키기 위해 이를 이용할 수 있다. 예를 들어, DDR 메모리 제어기(310)가 메모리 모듈(320)에 PRECHARGE 커맨드를 발행할 때, DDR 메모리 제어기(310)는 동일한 메모리 모듈(320)에 다음 커맨드를 발행하기 전에, tRP로 표시된 시간 기간을 대기한다. 본 실시예에서, 대기 기간 동안 대기 휴지(quiescent) 상태로 있기보다는, DDR 메모리 제어기(310)는 다른 메모리 모듈(330)에 커맨드를 발행할 수 있다. 따라서, DDR 메모리 제어기(310)가 메모리 모듈(320)에 PRECHARGE 커맨드를 발행한 경우에, 이 커맨드의 발행에 후속하는 tRP 대기 기간 동안, DDR 메모리 제어기(310)는 메모리 모듈(330)과의 동작을 인에이블하기 위해 CS1을 활성화할 수 있고 메모리 모듈(330)에 커맨드를 발행할 수 있다. 커맨드에 따라, 동일한 메모리 모듈에 다음 커맨드가 발행되기 전에 메모리 모듈(330)로의 커맨드의 발행에 후속하는 대기 시간이 존재할 수 있다. 그러므로, 메모리 모듈(320)로의 PRECHARGE 커맨드의 발행에 후속하는 대기 기간 tRP가 경과한 경우에, 메모리 모듈(330)로의 커맨드의 발행에 후속하는 대기 기간 동안 DDR 메모리 제어기(310)는 메모리 모듈(320)에 다음 커맨드를 발행할 수 있다. 이러한 커맨드들의 인터리빙은 계속할 수 있고, 그에 의해 DDR 메모리 제어기(310)가 또한 단일 어드레스/제어 채널을 갖는 단일 2X-비트 채널 아키텍처에서 동작하는 동일한 DDR 제어기의 성능에 비례하여 성능을 증가시키도록 허용한다. 따라서, 핀 카운트에서의 대응하는 증가 없이 듀얼 X-비트 채널 동작의 성능 증가가 달성될 수 있다.

주된 DDR 커맨드들 및 그들의 대응하는 사후-발행 대기 시간들은 다음과 같다:

DDR 커맨드	대기 시간
ACTIVE	tRCD
PRECHARGE	tRP
AUTO REFRESH	tRFC
LOAD MODE REGISTER	tMRD
READ/WRITE	BL/2 여기서 BL은 버스트 길이임

커맨드들은 큐(queue)에 삽입될 수 있고, DDR 메모리 제어기(310)는 커맨드들을 차례로 발행한다. 버스트 길이는 예를 들어, 2, 4 또는 8 사이클들일 수 있더라도, 예를 들어, 전형적으로 4 또는 8로 설정된다. BL = 2 사이클들은 READ/WRITE 동작들이 매 클록 사이클마다 발생하게 허용할 수 있다. 시스템들은 전형적으로 이러한 방식으로 동작하지 않는다. tRP, tRCD, tRFC 및 tMRD 각각은 전형적으로 고속(at-speed) 동작을 위해 2 사이클보다 크거나 동일하다. 이는 별개의 메모리 모듈들(320, 330)에 커맨드들을 인터리빙하는 기회를 제공한다.

일 실시예에서, 짝수 사이클 커맨드들을 하나의 메모리 모듈(320)에 그리고 홀수 사이클 커맨드들을 다른 메모리 모듈(330)에 할당함으로써 인터리빙이 발생한다. 도 4는 이러한 방식의 실시예를 도시한다. 블록(410)에서, DDR 메모리 제어기(310)는 짝수 또는 홀수로서 현재의 클록 사이클을 식별한다. 예를 들어, 짝수 클록 사이클은 메모리 모듈(320)과 관련되는 한편, 홀수 클록 사이클은 메모리 모듈(330)과 관련된다. 짝수 또는 홀수로서 클록 사이클을 식별한 후에, 블록(420)에서 DDR 메모리 제어기(310)는 적절하게 대응하는 메모리 모듈(320 또는 330)(예를 들어, 클록 사이클이 짝수인 경우 메모리 모듈(320), 클록 사이클이 홀수인 경우 메모리 모듈(330))에 발행될 다음 커맨드를 획득한다. 결정 블록(430)에서, DDR 메모리 제어기(310)는 메모리 모듈로의 이전 커맨드의 발행에 후속하는 대기 시간이 경과하였는지를 결정한다. 대기 시간이 아직 경과하지 않은 경우에, 블록(440)에 표시된 바와 같이, DDR 메모리 제어기(310)는 이러한 클록 사이클에서 커맨드를 발행하지 않으며, 동작은 다음의 클록 사이클을 위해 블록(410)으로 리턴한다. 대기 시간이 경과한 경우, 블록(450)에서 DDR 메모리 제어기(310)는 아직 활성화 상태가 아닌 경우에 적절한 메모리 모듈에 대한 칩 선택 신호를 활성화하며 그 후에 블록(460)에서 커맨드를 발행한다. DDR 메모리 제어기(310)는 그 후에 블록(470)에서 커맨드의 발행에 후속하는 적절한 대기 시간을 모니터링하기 시작하며, 그 후에 블록(410)에 동작을 리턴한다.

다른 실시예에서, DDR 메모리 제어기(310)는 버스의 휴지 조건에 기초하여 어드레스/제어 버스(360) 상에 메모리 모듈들(320, 330)로의 어드레스/제어 커맨드들을 동적으로 다중화한다. 따라서, 예를 들어, DDR 메모리 제어기(310)가 메모리 모듈(320)에 다음 커맨드를 발행할 수 있기 전에 대기 시간이 DDR 메모리 제어기(310)가 메모리 모듈(330)에 다수 커맨드들을 발행할 수 있도록 된 경우에, 메모리 모듈들(320, 330) 사이에 커맨드들을 교호시키기를 대기하기보다는 DDR 메모리 제어기(310)가 이들 다수 커맨드들을 메모리 모듈(330)에 발행하는 것이 더 효율적이다. DDR 메모리 제어기(310)는 큐에서의 커맨드들 및 그들의 관련 대기 시간들을 모니터링하도록, 그리고 그 정보에 기초하여, 대역폭 사용을 최적화하기 위해 커맨드들의 발행을 제어하도록 하드웨어 논리를 포함할 수 있다.

도 5는 어드레스/제어 커맨드들을 메모리 모듈들(320, 330)에 동적으로 다중화하는 일 실시예를 도시한다. 블록(510)에서, DDR 메모리 제어기(310)는 커맨드를 메모리 모듈(320)에 발행한다. DDR 메모리 제어기(310)는 그 후에 블록(520)에서 방금 발행된 커맨드와 관련되는 대기 시간을 결정한다. 대기 시간 동안 후속하는 커맨드가 동일한 메모리 모듈(320)에 발행될 수 없더라도, 다른 메모리 모듈(330)에 이전에 발행되는 커맨드와 관련되는 대기 시간이 이미 경과한 경우에 이러한 대기 시간 동안 다른 메모리 모듈(330)에 커맨드를 발행하는 것이 가능할 수 있다. 그러므로, 블록(530)에서, DDR 메모리 제어기(310)는 어느 대기 시간이 먼저 경과할 지를 결정하기 위해 다른 메모리 모듈들(320, 330) 각각에 가장 최근에 발행되는 커맨드들과 관련되는 대기 시간들을 비교한다. 식별되는 대기 시간이 경과한 후에, DDR 메모리 제어기(310)는 그 후에 블록(540)에서 그 대기 시간이 경과한 적절한 메모리 모듈(320 또는 330)에 다음 커맨드를 발행한다. 동작은 그 후에 블록(520)에 리턴한다. 당업자는 본 실시예가 어드레스/제어 버스 대역폭을 최적화하는 단지 일 방법이며 다른 변형들이 가능함을 인식할 것이다.

일 실시예에서, DDR 메모리 제어기(310)는 단일 및 듀얼 채널 동작 사이를 동적으로 스위칭하도록 구성된다. 본 실시예에서, DDR 메모리 제어기(310)는 동일한 클록 인에이블 신호 및 동일한 칩 선택 신호를 메모리 모듈들(320, 330) 각각에 송신하는 성능을 갖는다. 듀얼 채널 동작에서, DDR 메모리 제어기(310)는 다른 메모리 모듈들에 송신되는 별개의 클록 인에이블 및 별개의 칩 선택 신호들로 상술한 바와 같이 동작한다. 그러나, 단일 채널 동작에서, DDR 메모리 제어기(310)는 메모리 모듈들(320, 330) 각각에 동일한 클록 인에이블 신호 및 동일한 칩 선택 신호를 송신하며 전형적인 단일 2X-비트 메모리 구조로서 동작하도록 어드레스/제어 버스(360)를 통해 커맨드들을 발행한다. 도 6은 이러한 방법의 일 실시예를 도시한다. 블록(610)에서, DDR 메모리 제어기(310)는 메모리 액세스 요청을 수신한다. 결정 블록(620)에서, DDR 메모리 제어기(310)는 요청이 단일 채널 동작을 위한 것인지 듀얼 채널 동작을 위한 것인지 여부를 결정한다. 이러한 결정에 대한 하나의 가능한 트리거는 액세스되는 메모리의 구역이다. 예를 들어, 특정 메모리 구역들은 단일 채널 동작과 관련될 수 있는 한편 다른 메모리 구역들은 듀얼 채널 동작과 관련될 수 있다. 요청이 단일 채널 동작을 위한 것인 경우에, 블록(630)에서 DDR 메모리 제어기(310)는 단일 채널 동작을 실행하고 그 후 프로세스는 다음 메모리 액세스 요청을 위해 블록(610)으로 리턴한다. 다른 한편으로 요청이 듀얼 채널 동작을 위한 것인 경우에, 블록(640)에서 DDR 메모리 제어기는 듀얼 채널 동작을 실행하고 그 후 프로세스는 다음 메모리 액세스 요청을 위해 블록(610)으로 리턴한다.

상술한 특징들을 포함하는 예시적인 디바이스들

도 7은 휴대용 통신 디바이스(700)의 예시적인 실시예를 도시하는 도면이다. 도 7의 일반도에 도시된 바와 같이, 휴대용 통신 디바이스는 디지털 신호 프로세서(DSP)(704)를 포함하는 온-칩 시스템(702)을 포함한다. 도 7의 일반도는 또한 디지털 신호 프로세서(DSP)(704)에 커플링되는 디스플레이 제어기(706) 및 디스플레이(708)를 도시한다. 더욱이, 입력 디바이스(710)는 DSP(704)에 커플링된다. 도시된 바와 같이, 메모리(712)는 DSP(704)에 커플링된다. 추가로, 코더/디코더(CODEC)(714)는 DSP(704)에 커플링될 수 있다. 스피커(716) 및 마이크로폰(718)은 CODEC(714)에 커플링될 수 있다.

도 7의 일반도는 디지털 신호 프로세서(704)에 커플링되는 무선 제어기(720) 및 무선 안테나(722)를 더 도시한다. 특정 실시예에서, 전력 공급기(724)가 온-칩 시스템(702)에 커플링된다. 디스플레이(708), 입력 디바이스(710), 스피커(716), 마이크로폰(718), 무선 안테나(722) 및 전력 공급기(724)는 온-칩 시스템(702) 외부에 있을 수 있다. 그러나, 각각은 온-칩 시스템(702)의 컴포넌트에 커플링될 수 있다.

특정 실시예에서, 디지털 신호 프로세서(704)는 DSP(704)와 메모리(712)에서의 메모리 모듈들 사이의 데이터 흐름을 관리할 수 있고 핀 카운트를 증가시키지 않고서 단일 2X-비트 채널 아키텍처에 비례하는 성능 증가를 제공할 수 있는, 도 1-3을 참조하여 설명된 바와 같은 DDR 메모리 제어기(762)를 포함한다.

도 8은 셀룰러 전화(800)의 예시적인 실시예를 도시하는 도면이다. 도시된 바와 같이, 셀룰러 전화(800)는 함께 커플링되는 디지털 베이스밴드 프로세서(804) 및 아날로그 베이스밴드 프로세서(806)를 포함하는 온-칩 시스템(802)을 포함한다. 특정 실시예에서, 디지털 베이스밴드 프로세서(804)는 디지털 신호 프로세서이다. 도 8의 일반도에 도시된 바와 같이, 디스플레이 제어기(808) 및 터치스크린 제어기(810)는 디지털 베이스밴드 프로세서(804)에 커플링된다. 차례로, 온-칩 시스템(802) 외부에 있는 터치스크린 디스플레이(812)는 디스플레이 제어기(808) 및 터치스크린 제어기(810)에 커플링된다.

도 8의 일반도는 예를 들어 PAL(phase alternating line) 인코더, SECAM(sequential couleur a memoire) 인코더 또는 NTSC(national television system(s) committee) 인코더인 비디오 인코더(814)가 디지털 베이스밴드 프로세서(804)에 커플링되는 것을 더 도시한다. 또한, 비디오 증폭기(816)는 비디오 인코더(814) 및 터치스크린 디스플레이(812)에 커플링된다. 또한, 비디오 포트(818)는 비디오 증폭기(816)에 커플링된다. USB(universal serial bus) 제어기(820)는 디지털 베이스밴드 프로세서(804)에 커플링된다. 또한, USP 포트(822)는 USB 제어기(820)에 커플링된다. 메모리(824) 및 가입자 아이덴티티 모듈(SIM) 카드(826)는 또한 디지털 베이스밴드 프로세서(804)에 커플링될 수 있다. 또한, 도 8의 일반도에 도시된 바와 같이, 디지털 카메라(828)는 디지털 베이스밴드 프로세서(804)에 커플링될 수 있다. 예시적인 실시예에서, 디지털 카메라(828)는 전하-커플링 디바이스(CCD) 카메라 또는 상보적 금속-산화물 반도체(CMOS) 카메라이다.

도 8의 일반도에 더 도시되는 바와 같이, 스테레오 오디오 CODEC(830)은 아날로그 베이스밴드 프로세서(806)에 커플링될 수 있다. 더욱이, 오디오 증폭기(832)는 스테레오 오디오 CODEC(830)에 커플링될 수 있다. 예시적인 실시예에서, 제 1 스테레오 스피커(834) 및 제 2 스테레오 스피커(836)는 오디오 증폭기(832)에 커플링된다. 마이크로폰 증폭기(838)는 또한 스테레오 오디오 CODEC(830)에 커플링될 수 있다. 추가로, 마이크로폰(840)은 마이크로폰 증폭기(838)에 커플링될 수 있다. 특정 실시예에서, 주파수 변조(FM) 라디오 튜너(842)가 스테레오 오디오 CODEC(830)에 커플링될 수 있다. FM 안테나(844)는 FM 라디오 튜너(842)에 커플링될 수 있다. 또한, 스테레오 헤드폰들(846)은 스테레오 오디오 CODEC(830)에 커플링될 수 있다.

도 8의 일반도는 아날로그 베이스밴드 프로세서(806)에 커플링될 수 있는 무선 주파수(RF) 트랜시버(848)를 더 도시한다. RF 스위치(850)는 RF 트랜시버(848) 및 RF 안테나(852)에 커플링될 수 있다. 키패드(854)는 아날로그 베이스밴드 프로세서(806)에 커플링될 수 있다. 또한, 마이크로폰(856)을 갖는 모노 헤드셋은 아날로그 베이스밴드 프로세서(806)에 커플링될 수 있다. 또한, 진동 디바이스(858)는 아날로그 베이스밴드 프로세서(806)에 커플링될 수 있다. 도 8의 일반도는 또한 온-칩 시스템(802)에 커플링될 수 있는 전력 공급기(860)를 도시한다. 특정 실시예에서, 전력 공급기(860)는 셀룰러 전화(800)의 다양한 컴포넌트들에 전력을 제공하는 직류(DC) 전력 공급기이다. 또한, 특정 실시예에서, 전력 공급기는 교류(AC)로부터 AC 전원에 커플링되는 DC 변압기로 유래되는 재충전가능 DC 배터리 또는 DC 전력 공급기이다.

도 8의 일반도에 도시된 바와 같이, 터치스크린 디스플레이(812), 비디오 포트(818), USB 포트(822), 카메라(828), 제 1 스테레오 스피커(834), 제 2 스테레오 스피커(836), 마이크로폰(840), FM 안테나(844), 스테레오 헤드폰들(846), RF 스위치(850), RF 안테나(852), 키패드(854), 모노 헤드셋(856), 진동기(858) 및 전력 공급기(860)는 온-칩 시스템(802) 외부에 있을 수 있다.

특정 실시예에서, 디지털 베이스밴드 프로세서(804)는 DSP(804)와 메모리(824) 사이의 데이터 흐름을 관리할 수 있고 핀 카운트를 증가시키지 않고 단일 2X-비트 채널 아키텍처에 비례하는 성능 증가를 제공할 수 있는, 도 1-3을 참조하여 설명되는 바와 같은 DDR 제어기(862)를 포함한다.

도 9는 무선 인터넷 프로토콜(IP) 전화(900)의 예시적인 실시예를 도시하는 도면이다. 도시된 바와 같이, 무선 IP 전화(900)는 디지털 신호 프로세서(DSP)(904)를 포함하는 온-칩 시스템(902)을 포함한다. 디스플레이 제어기(906)는 DSP(904)에 커플링될 수 있으며 디스플레이(908)는 디스플레이 제어기(906)에 커플링된다. 예시적인 실시예에서, 디스플레이(908)는 액정 디스플레이(LCD)이다. 도 9는 키패드(910)가 DSP(904)에 커플링될 수 있는 것을 더 도시한다.

플래시 메모리(912)는 DSP(904)에 커플링될 수 있다. 동기 동적 랜덤 액세스 메모리(SDRAM)(914), 정적 랜덤 액세스 메모리(SRAM)(916) 및 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(EEPROM)(918)는 또한 DSP(904)에 커플링될 수 있다. 도 9의 일반도는 또한 발광 다이오드(LED)(920)가 DSP(904)에 커플링될 수 있음을 도시한다. 추가로, 특정 실시예에서, 음성 CODEC(922)이 DSP(904)에 커플링될 수 있다. 증폭기(924)는 음성 CODEC(922)에 커플링될 수 있고 모노 스피커(926)는 증폭기(924)에 커플링될 수 있다. 도 9의 일반도는 음성 CODEC(922)에 커플링되는 모노 헤드셋(928)을 더 도시한다. 특정 실시예에서, 모노 헤드셋(928)은 마이크로폰을 포함한다.

무선 로컬 영역 네트워크(WLAN) 베이스밴드 프로세서(930)는 DSP(904)에 커플링될 수 있다. RF 트랜시버(932)는 WLAN 베이스밴드 프로세서(930)에 커플링될 수 있으며 RF 안테나(934)는 RF 트랜시버(932)에 커플링될 수 있다. 특정 실시예에서, 블루투스 제어기(936)는 또한 DSP(904)에 커플링될 수 있으며 블루투스 안테나(938)는 제어기(936)에 커플링될 수 있다. 도 9의 일반도는 또한 USB 포트(940)가 또한 DSP(904)에 커플링될 수 있음을 도시한다. 더욱이, 전력 공급기(942)는 온-칩 시스템(902)에 커플링되며 무선 IP 전화(900)의 다양한 컴포넌트들에 전력을 제공한다.

도 9의 일반도에 표시된 바와 같이, 디스플레이(908), 키패드(910), LED(920), 모노 스피커(926), 모노 헤드셋(928), RF 안테나(934), 블루투스 안테나(938), USB 포트(940) 및 전력 공급기(942)는 온-칩 시스템(902) 외부에 있을 수 있으며 온-칩 시스템(902)의 하나 이상의 컴포넌트들에 커플링될 수 있다.

특정 실시예에서, DSP(904)는 DSP(904)와 메모리(914) 사이의 데이터 흐름을 관리할 수 있고 핀 카운트를 증가시키지 않고서 단일 2X-비트 채널 아키텍처에 비례하는 성능 증가를 제공할 수 있는, 도 1-3을 참조하여 설명된 바와 같은 DDR 제어기(962)를 포함한다.

도 10은 휴대용 디지털 보조기(PDA)(1000)의 예시적인 실시예를 도시하는 도면이다. 도시된 바와 같이, PDA(1000)는 디지털 신호 프로세서(DSP)(1004)를 포함하는 온-칩 시스템(1002)을 포함한다. 플래시 메모리(1014)는 DSP(1004)에 커플링될 수 있다. 판독 전용 메모리(ROM)(1016), 동기 동적 랜덤 액세스 메모리(SDRAM)(1018) 및 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(EEPROM)(1020)는 또한 DSP(1004)에 커플링될 수 있다. 터치스크린 제어기(1006) 및 디스플레이 제어기(1008)는 DSP(1004)에 커플링된다. 또한, 터치스크린 디스플레이(1010)는 터치스크린 제어기(1006) 및 디스플레이 제어기(1008)에 커플링된다. 도 10의 일반도는 또한 키패드(1012)가 DSP(1004)에 커플링될 수 있음을 표시한다.

특정 실시예에서, 스테레오 오디오 CODEC(1026)은 DSP(1004)에 커플링될 수 있다. 제 1 스테레오 증폭기(1028)는 스테레오 오디오 CODEC(1026)에 커플링될 수 있으며 제 1 스테레오 스피커(1030)는 제 1 스테레오 증폭기(1028)에 커플링될 수 있다. 추가로, 마이크로폰 증폭기(1032)는 스테레오 오디오 CODEC(1026)에 커플링될 수 있으며 마이크로폰(1034)은 마이크로폰 증폭기(1032)에 커플링될 수 있다. 도 10의 일반도는 스테레오 오디오 CODEC(1026)에 커플링될 수 있는 제 2 스테레오 증폭기(1036) 및 제 2 스테레오 증폭기(1036)에 커플링될 수 있는 제 2 스테레오 스피커(1038)를 더 도시한다. 특정 실시예에서, 스테레오 헤드폰들(1040)은 또한 스테레오 오디오 CODEC(1026)에 커플링될 수 있다.

도 10의 일반도는 또한 DSP(1004)에 커플링될 수 있는 802.11 제어기(1042) 및 802.11 제어기(1042)에 커플링될 수 있는 802.11 안테나(1044)를 도시한다. 더욱이, 블루투스 제어기(1046)는 DSP(1004)에 커플링될 수 있으며 블루투스 안테나(1048)는 블루투스 제어기(1046)에 커플링될 수 있다. USB 제어기(1050)는 DSP(1004)에 커플링될 수 있고 USB 포트(1052)는 USB 제어기(1050)에 커플링될 수 있다. 추가로, 스마트 카드(1054), 예를 들어, 멀티미디어 카드(MMC) 또는 보안 디지털 카드(SD)는 DSP(1004)에 커플링될 수 있다. 또한, 전력 공급기(1056)는 온-칩 시스템(1002)에 커플링될 수 있고 PDA(1000)의 다양한 컴포넌트들에 전력을 제공할 수 있다.

도 10의 일반도에 표시된 바와 같이, 디스플레이(1010), 키패드(1012), IrDA 포트(1022), 디지털 카메라(1024), 제 1 스테레오 스피커(1030), 마이크로폰(1034), 제 2 스테레오 스피커(1038), 스테레오 헤드폰들(1040), 802.11 안테나(1044), 블루투스 안테나(1048), USB 포트(1052) 및 전력 공급기(1056)는 온-칩 시스템(1002) 외부에 있을 수 있으며 온-칩 시스템(1002) 상의 하나 이상의 컴포넌트들에 커플링될 수 있다.

특정 실시예에서, DSP(1004)는 DSP(1004)와 메모리(1018) 사이의 데이터 흐름을 관리할 수 있고 핀 카운트를 증가시키지 않고 단일 2X-비트 채널 아키텍처에 비례하는 성능 증가를 제공할 수 있는, 도 1-3을 참조하여 설명된 바와 같은 DDR 제어기(1062)를 포함한다.

도 11은 오디오 파일 플레이어(예를 들어, MP3 플레이어)(1100)의 예시적인 실시예를 도시하는 도면이다. 도시된 바와 같이, 오디오 파일 플레이어(1100)는 디지털 신호 프로세서(DSP)(1104)를 포함하는 온-칩 시스템(1102)을 포함한다. 디스플레이 제어기(1106)는 DSP(1104)에 커플링될 수 있으며 디스플레이(1108)는 디스플레이 제어기(1106)에 커플링된다. 예시적인 실시예에서, 디스플레이(1108)는 액정 디스플레이(LCD)이다. 키패드(1110)는 DSP(1104)에 커플링될 수 있다.

도 11의 일반도에 더 도시된 바와 같이, 플래시 메모리(1112) 및 판독 전용 메모리(ROM)(1114)가 DSP(1104)에 커플링될 수 있다. 추가로, 특정 실시예에서, 오디오 CODEC(1116)은 DSP(1104)에 커플링될 수 있다. 증폭기(1118)는 오디오 CODEC(1116)에 커플링될 수 있으며 모노 스피커(1120)가 증폭기(1118)에 커플링될 수 있다. 도 11의 일반도는 마이크로폰 입력(1122) 및 스테레오 입력(1124)이 또한 오디오 CODEC(1116)에 커플링될 수 있음을 추가로 나타낸다. 특정 실시예에서, 스테레오 헤드폰들(1026)이 또한 오디오 CODEC(1116)에 커플링될 수 있다.

USB 포트(1128) 및 스마트 카드(1130)는 DSP(1104)에 커플링될 수 있다. 추가로, 전력 공급기(1132)는 온-칩 시스템(1102)에 커플링될 수 있으며 오디오 파일 플레이어(1100)의 다양한 컴포넌트들에 전력을 제공할 수 있다.

도 11의 일반도에 표시된 바와 같이, 디스플레이(1108), 키패드(1110), 모노 스피커(1120), 마이크로폰 입력(1122), 스테레오 입력(1124), 스테레오 헤드폰들(1126), USB 포트(1128) 및 전력 공급기(1132)는 온-칩 시스템(1102) 외부에 있으며 온-칩 시스템(1102) 상의 하나 이상의 컴포넌트들에 커플링된다.

특정 실시예에서, DSP(1104)는 DSP(1104)와 메모리(1112) 사이의 데이터 흐름을 관리할 수 있고 핀 카운트를 증가시키지 않고서 단일 2X-비트 채널 아키텍처에 비례하는 성능 증가를 제공할 수 있는, 도 1-3을 참조하여 설명되는 바와 같은 DDR 제어기(1162)를 포함한다.

본 명세서에 개시되는 발명 개념들의 실시예들의 전술한 설명은 단지 예시 및 설명의 목적으로 제시되며 소모적이거나 개시되는 정밀한 형태들로 본 명세서에 개시되는 발명 개념들을 제한하려는 것은 아니다. 본 명세서에 개시되는 발명 개념들의 정신 및 범위로부터 이탈하지 않고서 많은 수정들 및 적응들이 당업자에게 명백하다.

Claims

메모리 구조로서,
클록 신호를 수신하도록 그리고 복수의 메모리 모듈들에 커플링되도록 구성되는 메모리 제어기를 포함하며;
상기 메모리 제어기는 공통의 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들의 각각의 메모리 모듈에 커플링되도록 구성되며;
상기 메모리 제어기는 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성되며;
상기 메모리 제어기는 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 제 1 커맨드를 발행하도록, 그리고 상기 제 1 커맨드의 발행에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 제 2 커맨드를 발행하도록 더 구성되는,
메모리 구조.
제 1 항에 있어서,
상기 클록 신호는 짝수 및 홀수 사이클들을 포함하고,
상기 복수의 메모리 모듈들은 제 1 메모리 모듈 및 제 2 메모리 모듈을 포함하며, 그리고
상기 메모리 제어기는 상기 클록 신호의 짝수 사이클들에서 상기 어드레스/제어 버스를 통해 상기 제 1 메모리 모듈에 커맨드들을 발행하며 상기 클록 신호의 홀수 사이클들에서 상기 어드레스/제어 버스를 통해 상기 제 2 메모리 모듈에 커맨드들을 발행하는, 메모리 구조.
제 1 항에 있어서,
상기 메모리 제어기는 적어도 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 후속하는 커맨드를 발행하기 전에 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간을 대기하도록 구성되며, 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행된 커맨드에 기반하여 결정된 시간 기간 동안 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 커맨드를 발행하도록 더 구성되는, 메모리 구조.
제 1 항에 있어서,
상기 메모리 구조는 휴대용 통신 디바이스 내에 배치되는, 메모리 구조.
제 1 항에 있어서,
상기 메모리 제어기는 상기 제 1 커맨드를 발행할 때 제 1 칩 선택 신호를 그리고 상기 제 2 커맨드를 발행할 때 제 2 칩 선택 신호를 활성화하도록 구성되는, 메모리 구조.
제 1 항에 있어서,
상기 시간 기간은 상기 제 1 커맨드와 관련되는, 메모리 구조.
메모리 구조로서,
클록 신호를 수신하도록, 그리고 단일 어드레스/제어 버스를 통해 제 1 메모리 모듈 및 제 2 메모리 모듈에 커플링되도록 구성되는 메모리 제어기를 포함하며;
상기 메모리 제어기는 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈 각각에 별개의 칩 선택 신호를 송신하도록 구성되며;
상기 메모리 제어기는 제 1 데이터 버스를 통해 상기 제 1 메모리 모듈로부터 제 1 데이터 세트를 수신하고 제 2 데이터 버스를 통해 상기 제 2 메모리 모듈로부터 제 2 데이터 세트를 수신하도록 구성되며,
상기 메모리 제어기는 적어도 상기 제 1 메모리 모듈에 후속하는 커맨드를 발행하기 전에 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간을 대기하며, 상기 메모리 제어기는 상기 어드레스/제어 버스의 대역폭 이용을 최적화하기 위해 상기 어드레스/제어 버스를 통해 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈로의 커맨드들의 발행을 다중화하는,
메모리 구조.
제 7 항에 있어서,
상기 메모리 구조는 휴대용 디바이스 내에 배치되는, 메모리 구조.
메모리 구조로서,
클록 신호를 수신하도록, 그리고 단일 어드레스/제어 버스를 통해 복수의 메모리 모듈들에 커플링되도록 구성되는 메모리 제어기를 포함하며;
상기 메모리 제어기는 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하는 것과 상기 복수의 메모리 모듈들의 각 메모리 모듈에 동일한 칩 선택 신호를 송신하는 것 사이에서 스위칭하도록 구성되며;
상기 메모리 제어기가 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성될 때, 상기 메모리 제어기는 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 제 1 커맨드를 발행하도록, 그리고 상기 제 1 커맨드의 발행에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 제 2 커맨드를 발행하도록 더 구성되며; 및
상기 메모리 제어기가 상기 복수의 메모리 모듈들의 각 메모리 모듈에 동일한 칩 선택 신호를 송신하도록 구성될 때, 상기 메모리 제어기는 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 임의의 하나에 제 1 커맨드를 발행하도록, 그리고 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 임의의 하나에 후속하는 제 2 커맨드를 발행하도록 더 구성되는,
메모리 구조.
제 9 항에 있어서,
상기 메모리 제어기가 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성될 때, 상기 메모리 제어기는 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 후속하는 커맨드를 발행하기 전에 적어도 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간을 대기하도록 더 구성되며 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간 동안 상기 복수의 메모리 모듈들 중 상기 제 2 메모리 모듈에 커맨드를 발행하도록 더 구성되는, 메모리 구조.
제 9 항에 있어서,
상기 메모리 구조는 휴대용 통신 디바이스 내에 배치되는, 메모리 구조.
짝수 사이클 또는 홀수 사이클로서 클록 신호의 사이클을 식별하는 단계;
어드레스/제어 버스를 통해 제 1 칩 선택 신호 및 제 1 커맨드를 제 1 메모리 모듈에 발행하는 단계; 및
상기 제 1 커맨드의 발행에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 제 2 칩 선택 신호 및 제 2 커맨드를 제 2 메모리 모듈에 발행하는 단계를 포함하고
상기 제 1 커맨드는 상기 클록 신호의 짝수 사이클에서 상기 제 1 메모리 모듈에 발행되고 상기 제 2 커맨드는 상기 클록 신호의 홀수 사이클에서 상기 제 2 메모리 모듈에 발행되는, 방법.
제 12 항에 있어서,
상기 시간 기간은 상기 제 1 커맨드와 관련되는 방법.
어드레스/제어 버스를 통해 제 1 칩 선택 신호 및 제 1 커맨드를 제 1 메모리 모듈에 발행하는 단계;
상기 제 1 커맨드의 발행에 후속하여 제 1 시간 기간 동안 상기 어드레스/제어 버스를 통해 제 2 칩 선택 신호 및 제 2 커맨드를 제 2 메모리 모듈에 발행하는 단계;
적어도 상기 제 1 시간 기간 후에 상기 어드레스/제어 버스를 통해 제 3 칩 선택 신호 및 제 3 커맨드를 상기 제 1 메모리 모듈에 발행하는 단계; 및
상기 제 2 커맨드의 발행에 후속하는 적어도 제 2 시간 기간 후에 제 4 칩 선택 신호 및 제 4 커맨드를 상기 제 2 메모리 모듈에 발행하는 단계를 포함하는, 방법.
제 14 항에 있어서,
홀수 및 짝수 사이클들을 포함하는 클록 신호를 모니터링하는 단계;
짝수 클록 사이클에서만 상기 제 1 메모리 모듈에 커맨드를 발행하는 단계; 및
홀수 클록 사이클에서만 상기 제 2 메모리 모듈에 커맨드를 발행하는 단계를 더 포함하는 방법.
제 14 항에 있어서,
상기 제 1 시간 기간은 상기 제 1 커맨드와 관련되고 상기 제 2 시간 기간은 상기 제 2 커맨드와 관련되는 방법.
제 14 항에 있어서,
상기 어드레스/제어 버스의 대역폭 이용을 최적화하기 위해 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈에 대한 커맨드들을 다중화하는 단계를 더 포함하는 방법.
제 17 항에 있어서,
상기 제 1 시간 기간은 상기 제 1 커맨드와 관련되며 상기 제 2 시간 기간은 상기 제 2 커맨드와 관련되는 방법.
복수의 메모리 모듈들에 커플링되는 메모리 제어기에서 클록 신호를 수신하는 단계 ― 상기 메모리 제어기는 공통의 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들의 각 메모리 모듈에 커플링되고 상기 메모리 제어기는 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성됨―;
상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 제 1 커맨드를 발행하는 단계; 및
상기 제 1 커맨드의 발생에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 제 2 커맨드를 발행하는 단계를 포함하는, 방법.
제 19 항에 있어서,
상기 클록 신호는 짝수 및 홀수 사이클들을 포함하고,
상기 복수의 메모리 모듈들은 제 1 메모리 모듈 및 제 2 메모리 모듈을 포함하며, 그리고
상기 메모리 제어기는 상기 클록 신호의 짝수 사이클들에서 상기 제 1 메모리 모듈에 커맨드들을 발행하며 상기 클록 신호의 홀수 사이클들에서 상기 제 2 메모리 모듈에 커맨드들을 발행하는, 방법.
제 19 항에 있어서,
상기 메모리 제어기는 적어도 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 후속하는 커맨드를 발행하기 전에 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간을 대기하도록 구성되며, 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행된 커맨드에 기반하여 결정된 시간 기간 동안 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 커맨드를 발행하도록 더 구성되는, 방법.
제 19 항에 있어서,
상기 메모리 제어기를 포함하는 메모리 구조는 통신 디바이스 내에 배치되는, 방법.
제 19 항에 있어서,
상기 메모리 제어기는 상기 제 1 커맨드를 발행할 때 제 1 칩 선택 신호를 그리고 상기 제 2 커맨드를 발행할 때 제 2 칩 선택 신호를 활성화하도록 구성되는, 방법.
제 19 항에 있어서,
상기 시간 기간은 상기 제 1 커맨드와 관련되는, 방법.
데이터를 저장하기 위한 수단 ― 상기 데이터를 저장하기 위한 수단은 복수의 메모리 모듈들을 포함함 ―; 및
메모리를 제어하기 위한 수단 ― 상기 메모리를 제어하기 위한 수단은 클록 신호를 수신하도록 그리고 상기 복수의 메모리 모듈들에 커플링되도록 구성됨 ―을 포함하고,
상기 메모리를 제어하기 위한 수단은 공통의 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들의 각 메모리 모듈에 커플링되도록 구성되고;
상기 메모리를 제어하기 위한 수단은 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성되고; 그리고
상기 메모리를 제어하기 위한 수단은 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 제 1 커맨드를 발행하도록, 그리고 상기 제 1 커맨드의 발행에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 제 2 커맨드를 발행하도록 더 구성되는, 장치.
제 25 항에 있어서,
상기 메모리를 제어하기 위한 수단은 적어도 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 후속하는 커맨드를 발행하기 전에 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간을 대기하도록 구성되며, 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행된 커맨드에 기반하여 결정된 시간 기간 동안 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 커맨드를 발행하도록 더 구성되는, 장치.
프로그램 코드를 포함하는 컴퓨터-판독가능 매체로서,
프로세서에 의해 실행될 때, 상기 프로그램 코드는 상기 프로세서로 하여금,
복수의 메모리 모듈들에 커플링되는 메모리 제어기에서 클록 신호를 수신하게 하고 ― 상기 메모리 제어기는 공통의 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들의 각 메모리 모듈에 커플링되고 상기 메모리 제어기는 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성됨―;
상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 제 1 커맨드를 발행하게 하고; 그리고
상기 제 1 커맨드의 발생에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 제 2 커맨드를 발행하게 하는, 컴퓨터-판독가능 매체.
제 27 항에 있어서,
상기 클록 신호는 짝수 및 홀수 사이클들을 포함하고,
상기 복수의 메모리 모듈들은 제 1 메모리 모듈 및 제 2 메모리 모듈을 포함하며, 그리고
상기 프로세서는 상기 클록 신호의 짝수 사이클들에서 상기 제 1 메모리 모듈에 커맨드들을 발행하며 상기 클록 신호의 홀수 사이클들에서 상기 제 2 메모리 모듈에 커맨드들을 발행하는, 컴퓨터-판독가능 매체.
데이터를 저장하기 위한 수단 ― 상기 데이터를 저장하기 위한 수단은 제 1 메모리 모듈 및 제 2 메모리 모듈을 포함함 ―; 및
메모리를 제어하기 위한 수단 ― 상기 메모리를 제어하기 위한 수단은 클록 신호를 수신하도록 그리고 단일 어드레스/제어 버스를 통해 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈에 커플링되도록 구성됨 ―을 포함하고,
상기 메모리를 제어하기 위한 수단은 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈 각각에 별개의 칩 선택 신호를 송신하도록 구성되고;
상기 메모리를 제어하기 위한 수단은 제 1 데이터 버스를 통해 상기 제 1 메모리 모듈로부터 제 1 데이터 세트를 수신하고 제 2 데이터 버스를 통해 상기 제 2 메모리 모듈로부터 제 2 데이터 세트를 수신하도록 구성되며,
상기 메모리를 제어하기 위한 수단은 적어도 상기 제 1 메모리 모듈에 후속하는 커맨드를 발행하기 전에 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간을 대기하며, 상기 메모리를 제어하기 위한 수단은 상기 어드레스/제어 버스를 통해 상기 제 1 메모리 모듈 및 상기 제 2 메모리 모듈로의 커맨드들의 발행을 다중화하는, 장치.
제 29 항에 있어서,
상기 메모리를 제어하기 위한 수단은 통신 디바이스 내에 배치되는, 장치.
데이터를 저장하기 위한 수단 ― 상기 데이터를 저장하기 위한 수단은 복수의 메모리 모듈들을 포함함 ―; 및
메모리를 제어하기 위한 수단 ― 상기 메모리를 제어하기 위한 수단은 클록 신호를 수신하도록 그리고 단일 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들에 커플링되도록 구성됨 ―을 포함하고,
상기 메모리를 제어하기 위한 수단은 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하는 것과 상기 복수의 메모리 모듈들의 각 메모리 모듈에 동일한 칩 선택 신호를 송신하는 것 사이에서 스위칭하도록 구성되고;
상기 메모리를 제어하기 위한 수단이 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성되는 경우, 상기 메모리를 제어하기 위한 수단은 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 제 1 커맨드를 발행하도록 그리고 상기 제 1 커맨드의 발행에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 제 2 커맨드를 발행하도록 더 구성되고; 그리고
상기 메모리를 제어하기 위한 수단이 상기 복수의 메모리 모듈들의 각 메모리 모듈에 동일한 칩 선택 신호를 송신하도록 구성되는 경우, 상기 메모리를 제어하기 위한 수단은 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 임의의 메모리 모듈에 제 1 커맨드를 발행하도록 그리고 상기 어드레스/제어 버스를 통해 상기 복수의 메모리 모듈들 중 임의의 메모리 모듈에 후속하는 제 2 커맨드를 발행하도록 더 구성되는, 장치.
제 31 항에 있어서,
상기 메모리를 제어하기 위한 수단이 상기 복수의 메모리 모듈들의 각 메모리 모듈에 별개의 칩 선택 신호를 송신하도록 구성되는 경우,
상기 메모리를 제어하기 위한 수단은 적어도 상기 복수의 메모리 모듈들 중 제 1 메모리 모듈에 후속하는 커맨드를 발행하기 전에 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행되는 커맨드에 기반하여 결정된 시간 기간을 대기하도록 더 구성되며, 상기 복수의 메모리 모듈들 중 상기 제 1 메모리 모듈에 이전에 발행된 커맨드에 기반하여 결정된 시간 기간 동안 상기 복수의 메모리 모듈들 중 제 2 메모리 모듈에 커맨드를 발행하도록 더 구성되는, 장치.
제 31 항에 있어서,
상기 메모리를 제어하기 위한 수단은 통신 디바이스 내에 배치되는, 장치.
프로그램 코드를 포함하는 컴퓨터-판독가능 매체로서,
프로세서에 의해 실행될 때, 상기 프로그램 코드는 상기 프로세서로 하여금,
짝수 사이클 또는 홀수 사이클로서 클록 신호의 사이클을 식별하게 하고;
어드레스/제어 버스를 통해 제 1 메모리 모듈에 제 1 칩 선택 신호 및 제 1 커맨드를 제 1 메모리 모듈에 발행하게 하고; 그리고
상기 제 1 커맨드의 발행에 후속하는 시간 기간 동안 상기 어드레스/제어 버스를 통해 제 2 칩 선택 신호 및 제 2 커맨드를 제 2 메모리 모듈에 발행하게 하고,
상기 제 1 커맨드는 상기 클록 신호의 짝수 사이클 동안 상기 제 1 메모리 모듈에 발행되고 상기 제 2 커맨드는 상기 클록 신호의 홀수 사이클 동안 상기 제 2 메모리 모듈에 발행되는, 컴퓨터-판독가능 매체.
제 34 항에 있어서,
상기 시간 기간은 상기 제 1 커맨드와 관련되는, 컴퓨터-판독가능 매체.
프로그램 코드를 포함하는 컴퓨터-판독가능 매체로서,
프로세서에 의해 실행될 때, 상기 프로그램 코드는 상기 프로세서로 하여금,
어드레스/제어 버스를 통해 제 1 메모리 모듈에 제 1 칩 선택 신호 및 제 1 커맨드를 제 1 메모리 모듈에 발행하게 하고; 그리고
상기 제 1 커맨드의 발행에 후속하는 제 1 시간 기간 동안 상기 어드레스/제어 버스를 통해 제 2 칩 선택 신호 및 제 2 커맨드를 제 2 메모리 모듈에 발행하게 하고;
상기 제 1 시간 기간 후에 상기 어드레스/제어 버스를 통해 제 3 칩 선택 신호 및 제 3 커맨드를 상기 제 1 메모리 모듈에 발행하게 하고; 그리고
상기 제 2 커맨드의 발행에 후속하는 적어도 제 2 시간 기간 후에 제 4 칩 선택 신호 및 제 4 커맨드를 상기 제 2 메모리 모듈에 발행하게 하는, 컴퓨터-판독가능 매체.
제 36 항에 있어서,
상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
홀수 및 짝수 사이클들을 포함하는 클록 신호를 모니터링하게 하고;
짝수 클록 사이클에서만 상기 제 1 메모리 모듈에 커맨드를 발행하게 하고; 그리고
홀수 클록 사이클에서만 상기 제 2 메모리 모듈에 커맨드를 발행하게 하는 프로그램 코드를 더 포함하는, 컴퓨터-판독가능 매체.