CN102483725A - 在双信道操作期间通过将地址/控制信号交错的单信道与双信道混合双重数据速率接口方案 - Google Patents

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CN102483725A CN2010800377436A CN201080037743A CN102483725A CN 102483725 A CN102483725 A CN 102483725A CN 2010800377436 A CN2010800377436 A CN 2010800377436A CN 201080037743 A CN201080037743 A CN 201080037743A CN 102483725 A CN102483725 A CN 102483725A
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Abstract

本发明描述一种存储器结构。在一个实施例中，所述存储器结构包含存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线耦合到多个存储器模块。所述存储器控制器经由用于每一存储器模块的单独芯片选择信号耦合到所述多个存储器模块中的每一者。所述存储器控制器根据所述时钟所供应的定时以交错型式跨越所述地址/控制总线将命令发布到所述存储器模块。在将命令发布到一个存储器模块之后的等待周期期间，所述存储器控制器可将命令发布到不同的存储器模块。

Description

在双信道操作期间通过将地址/控制信号交错的单信道与双信道混合双重数据速率接口方案
技术领域
本文中所揭示的发明性概念的实施例大体来说涉及数据处理系统的领域。更特定来说，本文中所揭示的发明性概念的实施例涉及通过将地址/控制信号交错而利用单一地址/控制总线的双信道双重数据速率接口方案。
背景技术
数据处理系统可包括彼此交互以处理指令的各种组件。这些组件可包括与随机存取存储器(RAM)交互的计算机总线和存储器控制器。双重数据速率(DDR)同步动态RAM(SDRAM)经由使用外部时钟而操作以使存储器的操作与外部数据总线同步。在此方案中，数据传送发生于时钟信号的上升沿和下降沿两者上，借此使数据发射速率相对于单数据速率方法加倍。对存储器操作的DDR方法包括原始DDR标准以及新近开发的DDR2和DDR3方法。
数据处理系统的架构可包含双信道架构，用以使从RAM到相关联存储器控制器的信道输送量容量加倍。在此架构中，两个或两个以上SDRAM存储器模块安装于匹配存储器组中且由存储器控制器经由单独数据信道存取。
一种对于存储器架构实施的已知方法为利用单一DDR存储器控制器来控制两个X位DDR存储器模块(其中“X位”可为8位、16位、32位等)。以单独数据总线但单一地址/控制信号总线和单一芯片选择信号来操作此架构产生作为单一2X位DDR存储器模块而有效地操作的架构。在此架构中，DDR控制器经由单独数据总线与两个单独X位DDR存储器模块交互。两个存储器模块由相同时钟信号加以计时。另外，两个存储器模块由同一时钟启用信号和同一芯片选择信号控制。第二组时钟启用信号与芯片选择信号的可用性允许扩展所述架构以使之与第二组存储器模块一起操作。两个存储器模块经由同一地址/控制总线而耦合到存储器控制器。因此，举例来说，如果存储器模块中的每一者为16位存储器，那么此架构作为单信道32位装置而有效地操作。
另一实例架构利用具有两个X位DDR存储器模块、两个单独数据总线和两个单独地址/控制信号总线的单一存储器控制器来作为真正的双信道系统操作。在此方法中，两个存储器模块由相同时钟信号加以计时，但由不同时钟启用信号和不同芯片选择信号控制。另外，每一存储器模块经由其自身的单独地址/控制总线而耦合到存储器控制器。此架构产生真正的双信道操作。
数据处理系统的性能可视数据传送的性质而定。对于小突发形式的数据传送来说，在总计存储器大小相同的情况下，双信道架构被认为可产生比单信道架构更好的性能。还存在数据业务可具有混合突发长度(即，小数据突发和大数据突发)的系统。然而，在双信道方法中，地址/控制总线的重复造成与单信道配置相比引脚计数的增加。举例来说，对于典型的32位单信道DDR接口来说，引脚计数可为66个引脚。归因于地址/控制总线的重复，相应的双16位信道DDR接口可具有86个引脚。因此，在总计存储器相同的情况下，双信道方法可造成与单信道方法相比引脚计数的30％增加。双信道方法由此不可与典型单信道设计兼容，且利用双信道架构的性能因此增加系统层级设计的成本。引脚计数的增加防止以双信道方法来简单地替换单信道方法。
因此，需要避免引脚计数增加且可与单信道架构兼容同时仍产生与单信道方法相比性能增加的双信道方法。此外，在不增加任何额外引脚的情况下，支持单信道模式与双信道模式两者的混合方法也将增加系统的性能。
发明内容
在一实施例中，描述一种存储器结构。所述存储器结构包含经配置以接收时钟信号且经由单一地址/控制总线耦合到多个存储器模块的存储器控制器。所述存储器控制器还经配置以将单独芯片选择信号发布到所述多个存储器模块中的每一者。所述存储器控制器经配置以根据所述时钟信号所供应的定时而在所述地址/控制总线上将命令的发布交错到两个不同存储器模块。特定来说，所述存储器控制器跨越所述地址/控制总线将命令发布到存储器模块且接着在此命令的所述发布之后的时间周期期间跨越所述地址/控制总线将命令发布到第二存储器模块。所述存储器控制器的此操作用以在不增加引脚计数的同时相对于典型单信道架构的操作增加性能。
提及此说明性实施例并非用以限制或界定本文中所揭示的发明性概念，而是用以提供实例以辅助对本文所揭示的发明性概念的理解。在检视整个申请案之后，本发明的其它方面、优点和特征将变得显而易见，所述整个申请案包括以下章节：附图说明、具体实施方式和权利要求书。
附图说明
当参看附图阅读以下具体实施方式时，将更好地理解本文中所揭示的本发明性概念的这些和其它特征、方面和优点，附图中：
图1为说明在一实施例中组件之间的功能关系的图。
图2为说明在一实施例中组件之间的关系的图。
图3为说明双X位信道DDR存储器接口架构的一实施例的图。
图4为说明在两个存储器模块之间将地址/控制信号交错的实施例的流程图。
图5为说明在两个存储器模块之间将地址/控制信号多路复用的实施例的流程图。
图6为说明在单信道操作与双信道操作之间切换的实施例的流程图。
图7为说明可包括双X位信道DDR存储器接口架构的实例便携式通信装置的图。
图8为说明可包括双X位信道DDR存储器接口架构的实例蜂窝式电话的图。
图9为说明可包括双X位信道DDR存储器接口架构的实例无线因特网协议电话的图。
图10为说明可包括双X位信道DDR存储器接口架构的实例便携式数字助理的图。
图11为说明可包括双X位信道DDR存储器接口架构的实例音频文件播放器的图。
具体实施方式
贯穿描述内容，出于解释的目的，阐述众多具体细节以便提供对本文中所揭示的发明性概念的透彻理解。然而，对于所属领域的技术人员来说将显而易见，可在无这些具体细节中的一些的情况下实践本文中所揭示的发明性概念。在其它例子中，以框图形式展示众所周知的结构和装置以避免使本文中所揭示的发明性概念的基本原理模糊不清。
本文中所揭示的发明性概念的实施例涉及双X位信道DDR存储器接口。如本文中所使用的“X位”指代所利用的存储器模块的大小且可为8位、16位、32位、64位、128位等。如本文中所使用的“DDR”指代用于在时钟信号的上升沿和下降沿两者上传送数据的双重数据速率标准且包含DDR、DDR2和DDR3标准以及将来的兼容标准。
图1为展示在总线主控器110、DDR控制器120与DDR存储器130之间的功能关系的总体说明。总线主控器可为微处理器。在此关系中，DDR控制器120支持由总线主控器110对DDR存储器130的存取。在一些实施例中，DDR控制器可包括于数字信号处理器中。图2说明包含微处理器210和DDR控制器220的示范性数字信号处理器200及其与DDR存储器230的关系。
在一个实施例中，双X位信道DDR存储器接口与用于每一存储器模块的单独数据总线以及单独时钟启用信号和芯片选择信号但单一地址/控制信号总线和单一时钟(CK信号、/CK信号)一起操作。使用单一地址/控制总线，所述接口可通过将地址/控制信号交错和在存储器模块之间双态触发操作而实现双信道操作。图3说明双X位信道DDR存储器接口300的一个实施例。DDR存储器控制器310经由单独数据总线340、350与X位DDR存储器0320和X位DDR存储器1330交互。两个存储器模块320、330由相同信号CK和/CK加以计时。然而，存储器模块320、330各自分别由单独时钟启用信号CKE0、CKE1和单独芯片选择信号CS0、CS1控制。两个存储器模块320、330经由同一地址/控制总线360耦合到DDR存储器控制器330。
当存储器模块320或330未加以利用达一时间周期时，时钟启用信号CKE0、CKE1通过准许DDR存储器控制器310停用存储器模块320或330的计时而启用功率节省特征的操作。另外，芯片选择信号CS0、CS1准许DDR存储器控制器310在需要时在存储器模块320与330之间双态触发操作。
主要DDR命令并不在每一时钟循环上发布，且某些实施例可利用此状况以增加数据处理效率。举例来说，当DDR存储器控制器310将PRECHARGE(预充电)命令发布到存储器模块320时，DDR存储器控制器310在将下一命令发布到同一存储器模块320之前等待一时间周期(表示为tRP)。在此实施例中，在等待周期期间，DDR存储器控制器310可将命令发布到另一存储器模块330而非保持静止。因此，如果DDR存储器控制器310已将PRECHARGE(预充电)命令发布到存储器模块320，那么在发布此命令之后的tRP等待周期期间，DDR存储器控制器310可激活CS1以启用与存储器模块330有关的操作且将命令发布到存储器模块330。依据所述命令，在将所述命令发布到存储器模块330之后且在将下一命令发布到同一存储器模块之前可存在等待时间。因此，如果在将PRECHARGE(预充电)命令发布到存储器模块320之后的等待周期tRP已逝去，那么在将命令发布到存储器模块330之后的等待周期期间，DDR存储器控制器310可将下一命令发布到存储器模块320。命令的此交错可继续，借此允许DDR存储器控制器310的性能相对于在还具有单一地址/控制信道的单2X位信道架构中操作的同一DDR控制器的性能得以增加。因此，双X位信道操作的性能增加可在不相应增加引脚计数的情况下得以实现。
主要DDR命令及其相应发布后等待时间如下：
Figure BPA00001515106700051
命令可放入队列中，且DDR存储器控制器310逐个发布所述命令。尽管突发长度可为(例如)2个、4个或8个循环，但其通常设定于4个或8个。BL＝2个循环可准许READ/WRITE(读/写)操作发生于每一时钟循环。系统通常不以此方式操作。tRP、tRCD、tRFC和tMRD中的每一者通常大于或等于高速操作的2个循环。此状况为将命令交错到单独存储器模块320、330提供了机会。
在一个实施例中，通过将偶数循环命令指派到一个存储器模块320且将奇数循环命令指派到另一存储器模块330而发生交错。图4说明此方法的一实施例。在框410处，DDR存储器控制器310将目前的时钟循环识别为偶数或奇数。举例来说，偶数时钟循环与存储器模块320相关联，而奇数时钟循环与存储器模块330相关联。在将时钟循环识别为偶数或奇数之后，在框420处，DDR存储器控制器310获得待适当地发布到相应存储器模块320或330(例如，时钟循环为偶数的情况下发布到存储器模块320，时钟循环为奇数的情况下发布到存储器模块330)的下一命令。在决策框430处，DDR存储器控制器310确定在将先前命令发布到存储器模块之后的等待时间是否已逝去。如果等待时间尚未逝去，那么DDR存储器控制器310不在此时钟循环发布命令(如在框440处所指示)，且操作返回到框410以用于下一时钟循环。如果等待时间已逝去，那么在框450处，DDR存储器控制器310激活适当存储器模块的芯片选择信号(如果所述适当存储器模块尚未在作用中)且接着在框460处发布命令。DDR存储器控制器310接着在框470处开始监视在命令发布之后的适当等待时间且接着使操作返回到框410。
在一不同实施例中，基于地址/控制总线360的闲置状况，DDR存储器控制器310在地址/控制总线360上将地址/控制命令动态地多路复用到存储器模块320、330。因此，举例来说，如果在DDR存储器控制器310可将下一命令发布到存储器模块320之前的等待时间可供DDR存储器控制器310将多个命令发布到存储器模块330，那么DDR存储器控制器310将这多个命令发布到存储器模块330而非等待在存储器模块320与330之间交替命令为更有效的。DDR存储器控制器310可包含硬件逻辑以监视队列中的命令及其相关联的等待时间，且基于所述信息来控制命令的发布以优化带宽使用。
图5说明将地址/控制命令动态地多路复用到存储器模块320、330的一个实施例。在框510处，DDR存储器控制器310将命令发布到存储器模块320。DDR存储器控制器310接着在框520处确定与刚刚发布的命令相关联的等待时间。尽管在等待时间期间不能将后续命令发布到同一存储器模块320，但在与先前发布到另一存储器模块330的命令相关联的等待时间已逝去的情况下，可能可在此等待时间期间将命令发布到所述存储器模块330。因此，在框530处，DDR存储器控制器310比较与最近发布到不同存储器模块320、330中的每一者的命令相关联的等待时间以确定哪一等待时间将先逝去。在所识别等待时间逝去之后，DDR存储器控制器310接着在框540处将下一命令发布到等待时间已先逝去的适当存储器模块320或330。操作接着返回到框520。所属领域的一般技术人员将认识到，此实施例仅为用以优化地址/控制总线带宽的一种方法，且可能存在其它变型。
在一个实施例中，DDR存储器控制器310经配置以在单信道操作与双信道操作之间动态地切换。在此实施例中，DDR存储器控制器310具有将同一时钟启用信号和同一芯片选择信号发送到存储器模块320、330中的每一者的能力。在双信道操作中，DDR存储器控制器310如上文所论述与发送到不同存储器模块的单独时钟启用信号和单独芯片选择信号一起操作。然而，在单信道操作中，DDR存储器控制器310将同一时钟启用信号和同一芯片选择信号发送到存储器320和330中的每一者，且跨越地址/控制总线360发布命令以作为传统单2X位存储器结构操作。图6说明此方法的一实施例。在框610处，DDR存储器控制器310接收存储器存取请求。在决策框620处，DDR存储器控制器310决定所述请求是针对单信道操作还是针对双信道操作。此决策的一个可能触发为正被存取的存储器区域。举例来说，某些存储器区域可与单信道操作相关联，而其它存储器区域可与双信道操作相关联。如果所述请求是针对单信道操作，那么在框630处，DDR存储器控制器310实施单信道操作，在所述操作之后过程返回到框610以用于下一存储器存取请求。如果另一方面，所述请求是针对双信道操作，那么在框640处，DDR存储器控制器实施双信道操作，在所述操作之后过程返回到框610以用于下一存储器存取请求。
包括上文所描述的特征的实例装置
图7为说明便携式通信装置700的一示范性实施例的图。如图7的总图中所说明，所述便携式通信装置包括芯片上系统702，所述芯片上系统702包括数字信号处理器(DSP)704。图7的总图还展示耦合到数字信号处理器(DSP)704和显示器708的显示器控制器706。此外，输入装置710耦合到DSP 704。如所示，存储器712耦合到DSP 704。另外，编码器/解码器(CODEC)714可耦合到DSP 704。扬声器716和麦克风718可耦合到CODEC 614。
图7的总图进一步说明耦合到数字信号处理器704和无线天线722的无线控制器720。在一特定实施例中，电力供应器724耦合到芯片上系统702。显示器708、输入装置710、扬声器716、麦克风718、无线天线722和电力供应器724可在芯片上系统702外部。然而，各自可耦合到芯片上系统702的一组件。
在一特定实施例中，数字信号处理器704包括DDR存储器控制器762，例如参看图1到图3所描述，所述DDR存储器控制器762可管理在DSP 704与存储器712中的存储器模块之间的数据流，且可在不增加引脚计数的情况下提供相对于单2X位信道架构的性能增加。
图8为说明蜂窝式电话800的一示范性实施例的图。如所示，蜂窝式电话800包括芯片上系统802，芯片上系统802包括耦合在一起的数字基带处理器804和模拟基带处理器806。在一特定实施例中，数字基带处理器804为数字信号处理器。如图8的总图中所说明，显示器控制器808和触摸屏控制器810耦合到数字基带处理器804。在芯片上系统802外部的触摸屏显示器812又耦合到显示器控制器808和触摸屏控制器810。
图8的总图进一步说明视频编码器814(例如，相位交变线(PAL)编码器、顺序传送彩色与存储(SECAM)编码器或国家电视系统委员会(NTSC)编码器)耦合到数字基带处理器804。此外，视频放大器816耦合到视频编码器814和触摸屏显示器812。并且，视频端口818耦合到视频放大器816。通用串行总线(USB)控制器820耦合到数字基带处理器804。并且，USB端口822耦合到USB控制器820。存储器824和订户身份模块(SIM)卡826也可耦合到数字基带处理器804。此外，如图8的总图中所示，数码相机828可耦合到数字基带处理器804。在一示范性实施例中，数码相机828为电荷耦合装置(CCD)相机或互补金属氧化物半导体(CMOS)相机。
如图8的总图中进一步说明，立体声音频CODEC 830可耦合到模拟基带处理器806。此外，音频放大器832可耦合到立体声音频CODEC 830。在一示范性实施例中，第一立体声扬声器834和第二立体声扬声器836耦合到音频放大器832。麦克风放大器838也可耦合到立体声音频CODEC 830。另外，麦克风840可耦合到麦克风放大器838。在一特定实施例中，调频(FM)无线电调谐器842可耦合到立体声音频CODEC 830。FM天线844可耦合到FM无线电调谐器842。此外，立体声头戴式耳机846可耦合到立体声音频CODEC 830。
图8的总图进一步说明射频(RF)收发器848，其可耦合到模拟基带处理器806。RF开关850可耦合到RF收发器848和RF天线852。小键盘854可耦合到模拟基带处理器806。并且，具有麦克风的单声道耳机856可耦合到模拟基带处理器806。此外，振动器装置858可耦合到模拟基带处理器806。图8的总图还展示可耦合到芯片上系统802的电力供应器860。在一特定实施例中，电力供应器860为将电力提供到蜂窝式电话800的各种组件的直流(DC)电力供应器。此外，在一特定实施例中，电力供应器为可再充电DC电池或从交流(AC)到DC变压器(其耦合到AC电源)得出的DC电力供应器。
如图8的总图中所描绘，触摸屏显示器812、视频端口818、USB端口822、相机828、第一立体声扬声器834、第二立体声扬声器836、麦克风840、FM天线844、立体声头戴式耳机846、RF开关850、RF天线852、小键盘854、单声道耳机856、振动器858和电力供应器860可在芯片上系统802外部。
在一特定实施例中，数字基带处理器804包括DDR控制器862，例如参看图1到图3所描述，DDR控制器862可管理DSP 804与存储器824之间的数据流，且可在不增加引脚计数的情况下提供相对于单2X位信道架构的性能增加。
图9为说明无线因特网协议(IP)电话900的一示范性实施例的图。如所示，无线IP电话900包括芯片上系统902，所述芯片上系统902包括数字信号处理器(DSP)904。显示器控制器906可耦合到DSP 904，且显示器908耦合到显示器控制器906。在一示范性实施例中，显示器908为液晶显示器(LCD)。图9进一步展示小键盘910可耦合到DSP 904。
快闪存储器912可耦合到DSP 904。同步动态随机存取存储器(SDRAM)914、静态随机存取存储器(SRAM)916和电可擦除可编程只读存储器(EEPROM)918也可耦合到DSP 904。图9的总图还展示发光二极管(LED)920可耦合到DSP 904。另外，在一特定实施例中，语音CODEC 922可耦合到DSP 904。放大器924可耦合到语音CODEC922，且单声道扬声器926可耦合到放大器924。图9的总图进一步说明耦合到语音CODEC 922的单声道耳机928。在一特定实施例中，单声道耳机928包括麦克风。
无线局域网(WLAN)基带处理器930可耦合到DSP 904。RF收发器932可耦合到WLAN基带处理器930，且RF天线934可耦合到RF收发器932。在一特定实施例中，蓝牙控制器936也可耦合到DSP 904，且蓝牙天线938可耦合到控制器936。图9的总图还展示USB端口940也可耦合到DSP 904。此外，电力供应器942耦合到芯片上系统902且将电力提供到无线IP电话900的各种组件。
如图9的总图中所指示，显示器908、小键盘910、LED 920、单声道扬声器926、单声道耳机928、RF天线934、蓝牙天线938、USB端口940和电力供应器942可在芯片上系统902外部，且耦合到芯片上系统902的一个或一个以上组件。
在一特定实施例中，DSP 904包括DDR控制器962，例如参看图1到图3所描述，所述DDR控制器962可管理在DSP 904与存储器914之间的数据流，且可在不增加引脚计数的情况下提供相对于单2X位信道架构的性能增加。
图10为说明便携式数字助理(PDA)1000的一示范性实施例的图。如所示，PDA 1000包括芯片上系统1002，所述芯片上系统1002包括数字信号处理器(DSP)1004。快闪存储器1014可耦合到DSP 1004。只读存储器(ROM)1016、同步动态随机存取存储器(SDRAM)1018和电可擦除可编程只读存储器(EEPROM)1020也可耦合到DSP 1004。触摸屏控制器1006和显示器控制器1008耦合到DSP 1004。此外，触摸屏显示器1010耦合到触摸屏控制器1006且耦合到显示器控制器1008。图10的总图还指示小键盘1012可耦合到DSP 1004。
在一特定实施例中，立体声音频CODEC 1026可耦合到DSP 1004。第一立体声放大器1028可耦合到立体声音频CODEC 1026，且第一立体声扬声器1030可耦合到第一立体声放大器1028。另外，麦克风放大器1032可耦合到立体声音频CODEC 1026，且麦克风1034可耦合到麦克风放大器1032。图10的总图进一步展示可耦合到立体声音频CODEC 1026的第二立体声放大器1036和可耦合到第二立体声放大器1036的第二立体声扬声器1038。在一特定实施例中，立体声头戴式耳机1040也可耦合到立体声音频CODEC 1026。
图10的总图还说明可耦合到DSP 1004的802.11控制器1042和可耦合到802.11控制器1042的802.11天线1044。此外，蓝牙控制器1046可耦合到DSP 1004，且蓝牙天线1048可耦合到蓝牙控制器1046。USB控制器1050可耦合到DSP 1004，且USB端口1052可耦合到USB控制器1050。另外，智能卡1054(例如，多媒体卡(MMC)或安全数字卡(SD))可耦合到DSP 1004。此外，电力供应器1056可耦合到芯片上系统1002且可将电力提供到PDA 1000的各种组件。
如图10的总图中所指示，显示器1010、小键盘1012、IrDA端口1022、数码相机1024、第一立体声扬声器1030、麦克风1034、第二立体声扬声器1038、立体声头戴式耳机1040、802.11天线1044、蓝牙天线1048、USB端口1052和电力供应器1056可在芯片上系统1002外部，且耦合到芯片上系统1002上的一个或一个以上组件。
在一特定实施例中，DSP 1004包括DDR控制器1062，如参看图1-3所描述，所述DDR控制器1062可管理在DSP 1004与存储器1018之间的数据流，且可在不增加引脚计数的情况下提供相对于单2X位信道架构的性能增加。
图11为说明音频文件播放器(例如，MP3播放器)1100的一示范性实施例的图。如所示，音频文件播放器1100包括芯片上系统1102，所述芯片上系统1102包括数字信号处理器(DSP)1104。显示器控制器1106可耦合到DSP 1104，且显示器1108耦合到显示器控制器1106。在一示范性实施例中，显示器1008为液晶显示器(LCD)。小键盘1110可耦合到DSP 1104。
如图11的总图中进一步描绘，快闪存储器1112和只读存储器(ROM)1114可耦合到DSP 1104。另外，在一特定实施例中，音频CODEC 1116可耦合到DSP 1104。放大器1118可耦合到音频CODEC 1116，且单声道扬声器1120可耦合到放大器1118。图11的总图进一步指示麦克风输入端1122和立体声输入端1124也可耦合到音频CODEC1116。在一特定实施例中，立体声头戴式耳机1026也可耦合到音频CODEC 1116。
USB端口1128和智能卡1130可耦合到DSP 1104。另外，电力供应器1132可耦合到芯片上系统1102，且可将电力提供到音频文件播放器1100的各种组件。
如图11的总图中所指示，显示器1108、小键盘1110、单声道扬声器1120、麦克风输入端1122、立体声输入端1124、立体声头戴式耳机1126、USB端口1128和电力供应器1132在芯片上系统1102外部，且耦合到芯片上系统1102上的一个或一个以上组件。
在一特定实施例中，DSP 1104包括DDR控制器1162，例如参看图1-3所描述，所述DDR控制器1162可管理在DSP 1104与存储器1112之间的数据流，且可在不增加引脚计数的情况下提供相对于单2X位信道架构的性能增加。
总则
本文中所揭示的发明性概念的实施例的前述描述已仅出于说明和描述的目的而呈现，且并不希望为详尽的或将本文中所揭示的发明性概念限于所揭示的精确形式。所属领域的技术人员将了解众多修改和调适，而不脱离本文中所揭示的发明性概念的精神和范围。

Claims (18)

1.一种存储器结构，其包含：
存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线而耦合到多个存储器模块；
其中所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块；
其中所述存储器控制器进一步经配置以跨越所述地址/控制总线将第一命令发布到所述多个存储器模块中的第一者，且在所述第一命令的所述发布之后的一时间周期期间跨越所述地址/控制总线将第二命令发布到所述多个存储器模块中的第二者。
2.根据权利要求1所述的存储器结构，其中
所述时钟信号包含偶数循环与奇数循环；
所述多个存储器模块包含第一存储器模块和第二存储器模块；且
其中所述存储器控制器在所述时钟信号的偶数循环上跨越所述地址/控制总线将命令发布到所述第一存储器模块，且在所述时钟信号的奇数循环上跨越所述地址/控制总线将命令发布到所述第二存储器模块。
3.根据权利要求1所述的存储器结构，其中所述存储器控制器经配置以在将后续命令发布到所述第一存储器模块之前等待如由先前发布到所述第一存储器模块的命令所确定的至少一时间周期，且所述存储器控制器进一步经配置以在如由所述先前发布到所述第一存储器模块的命令所确定的所述时间周期期间将命令发布到所述第二存储器模块。
4.根据权利要求1所述的存储器结构，其中所述存储器结构安置于便携式通信装置内。
5.根据权利要求1所述的存储器结构，其中所述存储器控制器经配置以在发布所述第一命令时激活第一芯片选择信号且在发布所述第二命令时激活第二芯片选择信号。
6.根据权利要求1所述的存储器结构，其中所述时间周期与所述第一命令相关联。
7.一种存储器结构，其包含
存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线而耦合到第一和第二存储器模块；
其中所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块；
其中所述存储器控制器在将后续命令发布到所述第一存储器模块之前等待如由先前发布到所述第一存储器模块的命令所确定的至少一时间周期，且其中所述存储器控制器跨越所述地址/控制总线将命令的发布多路复用到所述第一和第二存储器模块以优化所述地址/控制总线的带宽使用。
8.根据权利要求7所述的存储器结构，其中所述存储器结构安置于便携式装置内。
9.一种存储器结构，其包含：
存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线而耦合到多个存储器模块；
其中所述存储器控制器经配置以在将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块与将同一芯片选择信号发送到所述多个存储器模块中的每一存储器模块之间切换；
其中在所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块时，所述存储器控制器进一步经配置以跨越所述地址/控制总线将第一命令发布到所述多个存储器模块中的第一者，且在所述第一命令的所述发布之后的一时间周期期间跨越所述地址/控制总线将第二命令发布到所述多个存储器模块中的第二者；且
其中在所述存储器控制器经配置以将同一芯片选择信号发送到所述多个存储器模块中的每一存储器模块时，所述存储器控制器进一步经配置以跨越所述地址/控制总线将第一命令发布到所述多个存储器模块中的任一者，且跨越所述地址/控制总线将后续第二命令发布到所述多个存储器模块中的任一者。
10.根据权利要求9所述的存储器结构，其中在所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块时，所述存储器控制器进一步经配置以在将后续命令发布到所述第一存储器模块之前等待如由先前发布到所述第一存储器模块的命令所确定的至少一时间周期，且所述存储器控制器进一步经配置以在如由所述先前发布到所述第一存储器模块的命令所确定的所述时间周期期间将命令发布到所述第二存储器模块。
11.根据权利要求9所述的存储器结构，其中所述存储器结构安置于便携式通信装置内。
12.一种方法，其包含：
跨越地址/控制总线将第一芯片选择信号和第一命令发布到第一存储器模块；以及
在所述第一命令的发布之后的一时间周期期间跨越所述地址/控制总线将第二芯片选择信号和第二命令发布到第二存储器模块。
13.根据权利要求12所述的方法，其中所述时间周期与所述第一命令相关联。
14.一种方法，其包含：
跨越地址/控制总线将第一芯片选择信号和第一命令发布到第一存储器模块；
在所述第一命令的所述发布之后的第一时间周期期间跨越所述地址/控制总线将第二芯片选择信号和第二命令发布到第二存储器模块；
在至少所述第一时间周期之后跨越所述地址/控制总线将第三芯片选择信号和第三命令发布到所述第一存储器模块；以及
在所述第二命令的发布之后的至少一第二时间周期之后将第四芯片选择信号和第四命令发布到所述第二存储器模块。
15.根据权利要求14所述的方法，其进一步包含：
监视包含奇数循环和偶数循环的时钟信号；
仅在偶数时钟循环上将命令发布到所述第一存储器模块；以及
仅在奇数时钟循环上将命令发布到所述第二存储器模块。
16.根据权利要求14所述的方法，其中所述第一时间周期与所述第一命令相关联且所述第二时间周期与所述第二命令相关联。
17.根据权利要求14所述的方法，其进一步包含
将命令多路复用到所述第一和第二存储器模块以优化所述地址/控制总线的带宽使用。
18.根据权利要求17所述的方法，其中所述第一时间周期与所述第一命令相关联且所述第二时间周期与所述第二命令相关联。
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