KR20080093658A - 복수의 프로세서에 직렬 인터페이스 모드 및 병렬인터페이스 모드로 통신을 하는 멀티 포트 메모리 장치,이를 구비한 통신 시스템, 및 통신 방법 - Google Patents

복수의 프로세서에 직렬 인터페이스 모드 및 병렬인터페이스 모드로 통신을 하는 멀티 포트 메모리 장치,이를 구비한 통신 시스템, 및 통신 방법 Download PDF

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Abstract

멀티 포트 메모리 장치와 프로세서들 사이에 다른 인터페이스 방식으로 통신이 가능한 통신 시스템 및 통신 방법이 개시된다. 통신 시스템은 제 1 프로세서, 제 2 프로세서 및 멀티 포트 메모리 장치를 포함한다. 멀티 포트 메모리 장치는 외부 클럭신호에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호 및 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시킨다. 멀티 포트 메모리 장치는 제 1 내부 클럭신호에 동기하여 제 1 프로세서와 병렬 인터페이스 모드로 통신하고 제 2 내부 클럭신호에 동기하여 제 2 프로세서와 직렬 인터페이스 모드로 통신한다. 따라서, 통신 시스템을 구성하는 멀티 포트 메모리 장치는 핀 수를 줄일 수 있고 제조 단가를 낮출 수 있다.
멀티 포트 메모리 장치, 휴대용 통신 시스템, 직렬 인터페이스,

Description

복수의 프로세서에 직렬 인터페이스 모드 및 병렬 인터페이스 모드로 통신을 하는 멀티 포트 메모리 장치, 이를 구비한 통신 시스템, 및 통신 방법{MULTI-PORT MEMORY DEVICE COMMUNICATING WITH A PLURALITY OF PROCESSORS IN A SERIAL INTERFACE MODE AND IN A PARALLEL INTERFACE MODE, COMMUNICATION SYSTEM HAVING THE SAME, AND METHOD OF COMMUNICATING IN THE SYSTEM}
도 1은 종래의 휴대용 통신 시스템의 하나의 예를 나타내는 블록도이다.
도 2는 종래의 휴대용 통신 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 3은 본 발명의 제 1 실시예에 따른 휴대용 통신 시스템을 나타내는 블록도이다.
도 4는 도 3의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치의 하나의 실시예를 나타내는 블록도이다.
도 5는 도 4의 DRAM 장치에 포함되어 있는 메모리 코어의 하나의 실시예를 나타내는 블록도이다.
도 6은 도 4의 DRAM 장치에 포함되어 있는 메모리 코어의 다른 하나의 실시예를 나타내는 블록도이다.
도 7은 도 6의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치의 다른 하나 의 실시예를 나타내는 블록도이다.
도 8은 도 6의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치의 또 다른 하나의 실시예를 나타내는 블록도이다.
도 9는 본 발명의 제 2 실시예에 따른 휴대용 통신 시스템을 나타내는 블록도이다.
도 10은 도 9의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치의 하나의 실시예를 나타내는 블록도이다.
도 11은 도 9의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치의 다른 하나의 실시예를 나타내는 블록도이다.
도 12는 도 9의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치의 또 다른 하나의 실시예를 나타내는 블록도이다.
도 13은 본 발명의 제 3 실시예에 따른 휴대용 통신 시스템을 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000, 2000, 3000 : 휴대용 통신 시스템
1100, 2100, 3100 : 베이스밴드 프로세서
1200, 2200, 3200 : 응용 프로세서
1300, 1500, 2300, 2500, 3300, 3500 : 플래쉬 메모리 장치
1400, 2400, 3400 : 멀티 포트 메모리 장치
1420, 2420 : 제 1 포트
1430, 1432, 1435, 2430, 2432, 2435 : 클럭 발생기
1440, 2440 : 제 2 포트
1450, 1460, 2450, 2460 : 로컬 클럭 발생기
본 발명은 휴대용 통신 시스템에 관한 것으로, 특히 멀티 포트 메모리 장치를 구비한 휴대용 통신 시스템에 관한 것이다.
일반적으로, 현대의 통신 시스템 또는 컴퓨터 시스템은 고유의 작업을 수행하는 하나 이상의 프로세서를 포함하는 멀티 프로세서 시스템이다. 예를 들어, 휴대폰(cellular) 등의 휴대용 통신 시스템에서, 베이스밴드 프로세서(baseband processor)는 통신용 데이터를 처리하는 데 사용되고, 응용 프로세서(application processor)는 사진 및 동영상 등을 처리하는 데 사용된다.
도 1은 종래의 휴대용 통신 시스템의 하나의 예를 나타내는 블록도이다. 도 1을 참조하면, 휴대용 통신 시스템(10)은 안테나(17)를 통해 수신되는 신호를 처리하는 베이스밴드 프로세서(11)와 멀티미디어 장치를 구동하는 응용 프로세서(12)를 포함한다.
베이스밴드 프로세서(11)는 통신 모뎀, DSP, CODEC 등을 운용하는 프로세서이다. 베이스밴드 프로세서(11)는 고속으로 데이터를 처리하기 위해 NOR형 플래쉬 메모리 장치(NOR-type flash memory device)(13) 및 작은 용량을 가지는 모바일 DRAM(MDRAM)(14)를 전용으로 사용한다. 응용 프로세서(12)는 여러 가지 입출력 장치 및 멀티미디어 장치를 구동하는 디바이스 드라이버를 포함한다. 응용 프로세서(12)는 대용량 데이터 처리를 위하여 대용량의 모바일 DRAM(15)과 NAND형 플래쉬 메모리 장치(NAND-type flash memory device)(16)를 전용으로 사용한다.
도 1에 도시된 종래의 휴대용 통신 시스템(10)은 베이스밴드 프로세서(11)에 전용된 메모리 장치들(13, 14), 및 응용 프로세서(12)에 전용된 메모리 장치들(15, 16)을 구비한다. 따라서, 휴대용 통신 시스템(10)은 부피가 크고 소비전력이 많고 생산단가가 높다는 단점을 가진다.
이 문제를 해결하기 위하여, 휴대용 통신 시스템을 구성하는 베이스밴드 프로세서(11)와 응용 프로세서(12)가 하나의 메모리 장치를 공유하는 기술이 연구되고 있다.
도 2는 종래의 휴대용 통신 시스템의 다른 하나의 예를 나타내는 블록도로서, 미국공개특허 US2003/0093628에 개시되어 있다. 도 2를 참조하면, 휴대용 통신 시스템(100)은 프로세서들(170, 180) 및 메모리 장치(130)를 포함한다. 메모리 장치(130)는 프로세서들(170, 180)에 의해 실행된 데이터 및 인스트럭션들을 저장하는 데 사용된다. 메모리 장치(130)는 세 부분(131, 132, 133)으로 나뉘어져 있다. 메모리 장치(130)의 부분(133)은 프로세서(170) 전용으로 사용되며 프로세서(170)만이 메모리 장치(130)의 부분(133)에 액세스할 수 있다. 마찬가지로, 메모리 장치(130)의 부분(131)은 프로세서(180) 전용으로 사용되며 프로세서(180)만이 메모리 장치(130)의 부분(131)에 액세스할 수 있다. 메모리 장치(130)의 부분(132)은 프로세서(170) 및 프로세서(180) 모두 액세스할 수 있다. 예를 들어, 프로세서(170)가 메모리 장치(130)의 부분(132)의 데이터를 독출하는 동안 프로세서(180)는 메모리 장치(130)의 부분(132)에 데이터를 기입할 수 있다.
그런데, 메모리 장치와 프로세서들 사이에 다른 인터 페이스 방식으로 통신이 가능한 시스템이 필요하다.
본 발명의 목적은 멀티 포트 메모리 장치와 프로세서들 사이에 다른 인터페이스 방식으로 통신이 가능한 통신 시스템을 제공하는 것이다.
본 발명의 다른 목적은 복수의 프로세서들과 서로 다른 인터페이스 방식으로 통신이 가능한 멀티 포트 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 멀티 포트 메모리 장치와 프로세서들 사이에 다른 인터페이스 방식으로 통신이 가능한 통신 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 통신 시스템은 제 1 프로세서, 제 2 프로세서 및 멀티 포트 메모리 장치를 포함한다.
멀티 포트 메모리 장치는 외부 클럭신호에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호 및 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시킨다. 멀티 포트 메모리 장치는 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 프로세서와 병렬 인터페이스 모드로 통신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 프로세서와 직렬 인터페이스 모드로 통신한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 주파수는 모드 레지스터 셋 신호에 응답하여 설정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 내부 클럭신호의 주파수는 상기 제 1 내부 클럭신호의 주파수보다 높게 설정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 내부 클럭신호는 상기 외부 클럭신호와 동일한 주파수를 가진다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 프로세서는 베이스밴드 프로세서이고, 상기 제 2 프로세서는 응용 프로세서일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 프로세서는 응용 프로세서이고, 상기 제 2 프로세서는 베이스밴드 프로세서일 수 있다.
본 발명의 하나의 실시형태에 따른 멀티 포트 메모리 장치는 메모리 코어, 클럭 발생기, 제 1 포트 및 제 2 포트를 포함한다.
클럭 발생기는 외부 클럭신호에 기초하여 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생시킨다. 제 1 포트는 상기 메모리 코어로부터 제 1 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 데이터를 병렬 인터페이스 모드로 출력하고, 외부로부터 상기 병렬 인터페이스 모드로 제 1 패킷 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 패킷 데이터를 상기 메모리 코어에 제공한다. 제 2 포트는 상기 메모리 코어로부터 제 2 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 데이터를 직렬 인터페이스 모드로 출력하고, 외부로부터 상기 직렬 인터페이스 모드로 제 2 패킷 데이터를 수신하고 상 기 제 2 내부 클럭신호에 동기하여 상기 제 2 패킷 데이터를 상기 메모리 코어에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 내부 클럭신호의 주파수는 상기 제 1 내부 클럭신호의 주파수보다 높게 설정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 코어는 상기 제 1 포트가 액세스하는 제 1 부분과 상기 제 2 포트가 액세스하는 제 2 부분을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 포트와 상기 제 2 포트는 상기 메모리 코어의 전 영역을 액세스할 수 있다.
본 발명의 하나의 실시형태에 따른 통신 방법은 외부 클럭신호에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호를 발생시키는 단계, 상기 외부 클럭신호에 기초하여 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시키는 단계, 상기 제 1 내부 클럭신호에 동기하여 제 1 프로세서와 멀티 포트 메모리 장치가 병렬 인터페이스 모드로 통신하는 단계, 및 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 프로세서와 상기 멀티 포트 메모리 장치가 직렬 인터페이스 모드로 통신하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 프로세서와 상기 멀티 포트 메모리 장치가 상기 병렬 인터페이스 모드로 통신하는 단계는 상기 제 1 내부 클럭신호에 동기하여 제 1 데이터를 상기 병렬 인터페이스 모드로 상기 제 1 프로세서에 제공하는 단계, 상기 제 1 프로세서로부터 상기 병렬 인터페이스 모드로 제 1 패킷 데이터를 수신하는 단계, 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 패킷 데이터를 상기 메모리 코어에 제공하는 단계, 상기 제 2 내부 클럭신호에 동기하여 제 2 데이터를 상기 직렬 인터페이스 모드로 상기 제 2 프로세서에 제공하는 단계, 상기 제 2 프로세서로부터 상기 직렬 인터페이스 모드로 제 2 패킷 데이터를 수신하는 단계, 및 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 패킷 데이터를 상기 메모리 코어에 제공하는 단계를 포함할 수 있다.
따라서, 본 발명의 실시예에 따른 통신 시스템은 멀티 포트 메모리 장치와 프로세서들 사이에 다른 인터페이스 모드로 통신을 할 수 있다. 통신 시스템을 구성하는 멀티 포트 메모리 장치는 핀 수를 줄일 수 있고 제조 단가를 낮출 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 휴대용 통신 시스템(1000)을 나타내는 블록도이다.
도 3을 참조하면, 휴대용 통신 시스템(1000)은 베이스밴드 프로세서(1100), 응용 프로세서(1200), 제 1 플래쉬 메모리 장치(1300), 멀티 포트 메모리 장치(1400) 및 제 2 플래쉬 메모리 장치(1500)를 포함한다. 또한, 휴대용 통신 시스템(1000)은 베이스밴드 프로세서(1100)에 결합된 안테나(1110)를 포함할 수 있다. 응용 프로세서(1200)는 여러 가지 입출력 장치 및 멀티미디어 장치를 구동하기 위한 디바이스 드라이버를 포함할 수 있다. 제 1 플래쉬 메모리 장치(1300)는 NOR형 플래쉬 메모리 장치이고, 제 2 플래쉬 메모리 장치(1500)는 NAND형 플래쉬 메모리 장치일 수 있다.
제 1 플래쉬 메모리 장치(1300)는 제 1 버스(1010)를 통해 베이스밴드 프로 세서(1100)에 결합되어 있으며, 베이스밴드 프로세서(1100)에 의해 전용으로 사용된다. 멀티 포트 메모리 장치(1400)는 제 2 버스(1030)를 통해 베이스밴드 프로세서(1100)에 결합되어 있고, 제 3 버스(1050)를 통해 응용 프로세서(1200)에 결합되어 있다. 멀티 포트 메모리 장치(1400)는 외부 클럭신호(CLK)에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호 및 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시킨다. 또한, 멀티 포트 메모리 장치(1400)는 상기 제 1 내부 클럭신호에 동기하여 베이스밴드 프로세서(1100)와 병렬 인터페이스 모드(PT)로 통신하고 상기 제 2 내부 클럭신호에 동기하여 응용 프로세서(1200)와 직렬 인터페이스 모드(ST)로 통신한다. 제 2 플래쉬 메모리 장치(1500)는 제 4 버스(1070)를 통해 응용 프로세서(1200)에 결합되어 있으며, 응용 프로세서(1200)에 의해 전용으로 사용된다.
이하, 도 3에 도시된 휴대용 통신 시스템(1000)의 동작을 설명한다. 휴대용 통신 시스템(1000)은 휴대폰, PCS(Personal Communication System) 또는 노트북 컴퓨터일 수 있다. 베이스밴드 프로세서(1100)는 안테나(1110)를 통해 수신되는 통신용 데이터를 처리하는 데 사용된다. 응용 프로세서(1200)는 사진, 동영상 등을 처리하는 데 사용되며 대용량의 모바일(mobile) DRAM 장치를 필요로 한다.
멀티 포트 메모리 장치(1400)는 두 개의 포트를 가지며, 한 개의 포트는 제 2 버스(1030)를 통해 베이스밴드 프로세서(1100)와 병렬 인터페이스(parallel interface) 모드(PT)로 통신을 하는 데 사용되며, 나머지 한 개의 포트는 제 3 버스(1050)를 통해 응용 프로세서(1200)와 직렬 인터페이스(serial interface) 모드(ST)로 통신을 하는 데 사용된다. 도 3의 예에서, 멀티 포트 메모리 장치(1400) 는 X16의 데이터 폭(data bandwidth)으로 베이스밴드 프로세서(1100)와 인터페이스를 수행하고, X1의 데이터 폭으로 응용 프로세서(1200)와 인터페이스를 수행한다.
멀티 포트 메모리 장치(1400)는 응용 프로세서(1200)와 직렬 인터페이스 모드(ST)로 통신을 하기 때문에, 제 2 내부 클럭신호(ICLK2)의 주파수는 제 1 내부 클럭신호(ICLK1)의 주파수보다 빠를 수 있다. 멀티 포트 메모리 장치(1400)는 베이스밴드 프로세서(1100)와 응용 프로세서(1200)가 동시에 액세스할 수 있다. 예를 들면, 베이스밴드 프로세서(1100)가 멀티 포트 메모리 장치(1400)에 제 1 데이터를 저장하는 동안, 응용 프로세서(1200)는 멀티 포트 메모리 장치(1400)로부터 제 2 데이터를 출력할 수 있다.
도 3에 도시된 바와 같이, 멀티 포트 메모리 장치(1400)를 휴대용 통신 시스템(1000)의 구성요소로서 사용하면, 베이스밴드 프로세서(1100)와 응용 프로세서(1200)를 연결하는 버스와 포트를 따로 구비할 필요가 없고, 베이스밴드 프로세서(1100)와 응용 프로세서(1200) 사이의 데이터의 전송이 빠르다. 또한, 도 3의 휴대용 통신 시스템(1000)에서, 멀티 포트 메모리 장치(1400)는 응용 프로세서(1200)와 직렬 인터페이스 모드(ST)로 통신을 하기 때문에 데이터의 전송을 위해 구비해야 하는 핀의 수를 줄일 수 있다.
도 4는 도 3의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치(1400)의 하나의 실시예를 나타내는 블록도이다.
도 4를 참조하면, DRAM 장치(1400a)는 메모리 코어(1410), 제 1 포트(1420), 클럭 발생기(1430) 및 제 2 포트(1440)를 포함한다.
클럭 발생기(1430)는 외부 클럭신호(CLK) 및 모드 레지스터 셋 신호(Mode Register Set; MRS)에 기초하여 제 1 내부 클럭신호(ICLK1) 및 제 2 내부 클럭신호(ICLK2)를 발생시킨다.
제 1 포트(1420)는 제 6 버스(1401)를 통해 메모리 코어(1410)에 결합되어 있고, 제 2 버스(1030)를 통해 베이스밴드 프로세서(도 3의 1100)에 결합되어 있다. 제 2 포트(1440)는 제 7 버스(1402)를 통해 메모리 코어(1410)에 결합되어 있고, 제 3 버스(1050)를 통해 응용 프로세서(도 3의 1200)에 결합되어 있다.
제 1 포트(1420)는 메모리 코어(1410)로부터 제 1 데이터를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 상기 제 1 데이터를 병렬 인터페이스 모드(PT)로 베이스밴드 프로세서(도 3의 1100)에 제공하고, 베이스밴드 프로세서(도 3의 1100)로부터 병렬 인터페이스 모드(PT)로 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 메모리 코어(1410)에 제공한다.
제 2 포트(1440)는 메모리 코어(1410)로부터 제 2 데이터를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 상기 제 2 데이터를 직렬 인터페이스 모드(ST)로 응용 프로세서(도 3의 1200)에 제공하고, 응용 프로세서(도 3의 1200)로부터 직렬 인터페이스 모드(ST)로 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 메모리 코어(1410)에 제공한다.
이하, 도 4에 도시된 DRAM 장치(1400a)의 동작을 설명한다.
제 1 패킷 데이터(DQ1/ADDR1/CMD1)는 데이터(DQ1), 어드레스(ADDR1) 및 커맨드(CMD1)가 병합된 데이터이면, 제 2 패킷 데이터(DQ2/ADDR2/CMD2)는 데이터(DQ2), 어드레스(ADDR2) 및 커맨드(CMD2)가 병합된 데이터이다.
클럭 발생기(1430)는 외부 클럭신호(CLK)에 기초하여 제 1 내부 클럭신호(ICLK1) 및 제 2 내부 클럭신호(ICLK2)를 발생시킨다. 제 1 내부 클럭신호(ICLK1)와 제 2 내부 클럭신호(ICLK2)는 주파수가 다를 수 있다. 제 1 내부 클럭신호(ICLK1)는 제 1 포트(1420)가 베이스밴드 프로세서(도 3의 1100)와 병렬 인터페이스 모드(PT)로 통신하는 데 사용되고, 제 2 내부 클럭신호(ICLK2)는 제 2 포트(1440)가 응용 프로세서(도 3의 1200)와 직렬 인터페이스 모드(ST)로 통신하는 데 사용된다. 따라서, 데이터의 전송속도의 향상시키기 위해 제 2 내부 클럭신호(ICLK2)의 주파수는 모드 레지스터 셋 신호(MRS)에 응답하여 제 1 내부 클럭신호(ICLK1)의 주파수보다 빠르게 설정될 수 있다.
메모리 코어(1410)는 제 1 포트(1420)와 제 2 포트(1440)가 동시에 액세스할 수 있다. 예를 들면, 제 1 포트(1420)가 메모리 코어(1410)에 제 1 데이터를 저장하는 동안, 제 2 포트(1440)는 메모리 코어(1410)로부터 제 2 데이터를 출력할 수 있다.
도 5는 도 4의 DRAM 장치에 포함되어 있는 메모리 코어(1410)의 하나의 실시예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 코어(1410a)는 제 1 메모리 뱅크(BANK1)(1411), 제 2 메모리 뱅크(BANK2)(1412), 제 3 메모리 뱅크(BANK3)(1413) 및 제 4 메모리 뱅 크(BANK4)(1414)를 포함한다. 도 5에서, 메모리 코어(1410a)는 제 1 메모리 뱅크(BANK1)(1411)로 구성된 제 1 부분과 2 메모리 뱅크(BANK2)(1412), 제 3 메모리 뱅크(BANK3)(1413) 및 제 4 메모리 뱅크(BANK4)(1414)로 구성된 제 2 부분(1415)을 포함한다. 제 1 메모리 뱅크(BANK1)(1411)로 구성된 제 1 부분은 제 6 버스(1401)를 통해 제 1 포트(도 4의 1420)와 통신을 하고, 제 2 부분(1415)은 제 7 버스(1402)를 통해 제 2 포트(도 4의 1440)와 통신을 한다.
도 6은 도 4의 DRAM 장치에 포함되어 있는 메모리 코어(1410)의 다른 하나의 실시예를 나타내는 블록도이다.
도 6을 참조하면, 메모리 코어(1410b)는 제 1 메모리 뱅크(BANK1)(1411) 및 제 2 메모리 뱅크(BANK2)(1412)로 구성된 제 3 부분(1416)과 제 3 메모리 뱅크(BANK3)(1413) 및 제 4 메모리 뱅크(BANK4)(1414)로 구성된 제 4 부분(1417)을 포함한다. 제 3 부분(1416)은 제 6 버스(1401)를 통해 제 1 포트(도 4의 1420)와 통신을 하고, 제 4 부분(1417)은 제 7 버스(1402)를 통해 제 2 포트(도 4의 1440)와 통신을 한다.
도 4에 도시된 DRAM 장치(1400a)의 메모리 코어(1410)는 도 5 및 도 6에 도시된 바와 같이, 제 1 포트(도 4의 1420)에 의해 액세스되는 부분 및 제 2 포트(도 4의 1440)에 의해 액세스되는 부분으로 분리될 수 있다. 그러나, 메모리 코어(1410b)는 분리되지 않고, 제 1 포트(도 4의 1420) 및 제 2 포트(도 4의 1440)에 의해 액세스될 수도 있다.
도 7은 도 6의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치(1400)의 다른 하나의 실시예를 나타내는 블록도이다.
도 7을 참조하면, DRAM 장치(1400b)는 메모리 코어(1410), 제 1 포트(1420), 클럭 발생기(1432) 및 제 2 포트(1440)를 포함한다.
클럭 발생기(1432)는 외부 클럭신호(CLK) 및 모드 레지스터 셋 신호(MRS)에 기초하여 내부 클럭신호(ICLK)를 발생시킨다. 제 1 포트(1420)는 제 6 버스(1401)를 통해 메모리 코어(1410)에 결합되어 있고, 제 2 버스(1030)를 통해 베이스밴드 프로세서(도 3의 1100)에 결합되어 있다. 제 2 포트(1440)는 제 7 버스(1402)를 통해 메모리 코어(1410)에 결합되어 있고, 제 3 버스(1050)를 통해 응용 프로세서(도 3의 1200)에 결합되어 있다.
제 1 포트(1420)는 메모리 코어(1410)로부터 제 1 데이터를 수신하고 외부 클럭신호(CLK)에 동기하여 상기 제 1 데이터를 병렬 인터페이스 모드(PT)로 베이스밴드 프로세서(도 3의 1100)에 제공하고, 베이스밴드 프로세서(도 3의 1100)로부터 병렬 인터페이스 모드(PT)로 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하고 외부 클럭신호(CLK)에 동기하여 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 메모리 코어(1410)에 제공한다.
제 2 포트(1440)는 메모리 코어(1410)로부터 제 2 데이터를 수신하고 내부 클럭신호(ICLK)에 동기하여 상기 제 2 데이터를 직렬 인터페이스 모드(ST)로 응용 프로세서(도 3의 1200)에 제공하고, 응용 프로세서(도 3의 1200)로부터 직렬 인터페이스 모드(ST)로 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하고 내부 클럭신호(ICLK)에 동기하여 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 메모리 코어(1410)에 제 공한다.
도 7의 DRAM 장치(1400b)에서, 제 1 포트(1420)는 외부 클럭신호(CLK)에 동기하여 병렬 인터페이스 모드(PT)로 베이스밴드 프로세서(도 3의 1100)와 통신을 하고, 제 2 포트(1440)는 클럭 발생기(1432)에 의해 발생된 내부 클럭신호(ICLK)에 동기하여 직렬 인터페이스 모드(ST)로 응용 프로세서(도 3의 1200)와 통신을 한다.
도 8은 도 6의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치의 또 다른 하나의 실시예를 나타내는 블록도이다.
도 8을 참조하면, DRAM 장치(1400c)는 메모리 코어(1410), 제 1 포트(1420), 클럭 발생기(1435), 제 2 포트(1440), 제 1 로컬 클럭 발생기(1450) 및 제 2 로컬 클럭 발생기(1460)를 포함한다.
클럭 발생기(1435)는 외부 클럭신호(CLK)에 기초하여 내부 클럭신호(ICLK)를 발생시킨다. 제 1 로컬 클럭 발생기(1450)는 내부 클럭신호(ICLK) 및 모드 레지스터 셋 신호(MRS)에 기초하여 제 1 내부 클럭신호(ICLK1)를 발생시킨다. 제 2 로컬 클럭 발생기(1460)는 내부 클럭신호(ICLK) 및 모드 레지스터 셋 신호(MRS)에 기초하여 제 2 내부 클럭신호(ICLK2)를 발생시킨다.
제 1 포트(1420)는 제 6 버스(1401)를 통해 메모리 코어(1410)에 결합되어 있고, 제 2 버스(1030)를 통해 베이스밴드 프로세서(도 3의 1100)에 결합되어 있다. 제 2 포트(1440)는 제 7 버스(1402)를 통해 메모리 코어(1410)에 결합되어 있고, 제 3 버스(1050)를 통해 응용 프로세서(도 3의 1200)에 결합되어 있다.
제 1 포트(1420)는 메모리 코어(1410)로부터 제 1 데이터를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 상기 제 1 데이터를 병렬 인터페이스 모드(PT)로 베이스밴드 프로세서(도 3의 1100)에 제공하고, 베이스밴드 프로세서(도 3의 1100)로부터 병렬 인터페이스 모드(PT)로 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 메모리 코어(1410)에 제공한다.
제 2 포트(1440)는 메모리 코어(1410)로부터 제 2 데이터를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 상기 제 2 데이터를 직렬 인터페이스 모드(ST)로 응용 프로세서(도 3의 1200)에 제공하고, 응용 프로세서(도 3의 1200)로부터 직렬 인터페이스 모드(ST)로 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 메모리 코어(1410)에 제공한다.
도 8의 DRAM 장치(1400c)에서 클럭 발생기(1435)는 외부 클럭신호(CLK)에 기초하여 내부 클럭신호(ICLK)를 발생시킨다. 내부 클럭신호(ICLK)의 주파수는 외부 클럭신호(CLK)의 주파수와 동일할 수 있다. 즉, 클럭 발생기(1435)는 버퍼로서의 기능을 할 수 있다. 제 1 로컬 클럭 발생기(1450)는 제 1 포트(1420)를 위한 제 1 클럭신호(ICLK1)를 발생시키고, 제 2 로컬 클럭 발생기(1460)는 제 2 포트(1440)를 위한 제 2 클럭신호(ICLK2)를 발생시킨다. 제 1 포트(1420)는 제 1 클럭신호(ICLK1)에 동기하여 병렬 인터페이스 모드(PT)로 베이스밴드 프로세서(도 3의 1100)와 통신을 하고, 제 2 포트(1440)는 제 2 클럭신호(ICLK2)에 동기하여 직렬 인터페이스 모드(ST)로 응용 프로세서(도 3의 1200)와 통신을 한다.
제 1 로컬 클럭 발생기(1450) 모드 레지스터 셋 신호(MRS)에 응답하여 제 1 클럭신호(ICLK1)의 주파수를 결정하고, 제 2 로컬 클럭 발생기(1460)는 모드 레지스터 셋 신호(MRS)에 응답하여 제 2 클럭신호(ICLK2)의 주파수를 결정한다.
도 9는 본 발명의 제 2 실시예에 따른 휴대용 통신 시스템(2000)을 나타내는 블록도이다.
도 9를 참조하면, 휴대용 통신 시스템(2000)은 베이스밴드 프로세서(2100), 응용 프로세서(2200), 제 1 플래쉬 메모리 장치(2300), 멀티 포트 메모리 장치(2400) 및 제 2 플래쉬 메모리 장치(2500)를 포함한다. 또한, 휴대용 통신 시스템(2000)은 베이스밴드 프로세서(2100)에 결합된 안테나(2110)를 포함할 수 있다. 응용 프로세서(2200)는 여러 가지 입출력 장치 및 멀티미디어 장치를 구동하기 위한 디바이스 드라이버를 포함할 수 있다. 제 1 플래쉬 메모리 장치(2300)는 NOR형 플래쉬 메모리 장치이고, 제 2 플래쉬 메모리 장치(2500)는 NAND형 플래쉬 메모리 장치일 수 있다.
제 1 플래쉬 메모리 장치(2300)는 제 1 버스(2010)를 통해 베이스밴드 프로세서(2100)에 결합되어 있으며, 베이스밴드 프로세서(2100)에 의해 전용으로 사용된다. 멀티 포트 메모리 장치(2400)는 제 2 버스(2030)를 통해 베이스밴드 프로세서(2100)에 결합되어 있고, 제 3 버스(2050)를 통해 응용 프로세서(2200)에 결합되어 있다. 멀티 포트 메모리 장치(2400)는 외부 클럭신호(CLK)에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호 및 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시킨다. 또한, 멀티 포트 메모리 장치(2400)는 상기 제 1 내부 클럭신호에 동기 하여 베이스밴드 프로세서(1100)와 직렬 인터페이스 모드(ST)로 통신하고 상기 제 2 내부 클럭신호에 동기하여 응용 프로세서(2200)와 병렬 인터페이스 모드(PT)로 통신한다. 제 2 플래쉬 메모리 장치(2500)는 제 4 버스(2070)를 통해 응용 프로세서(2200)에 결합되어 있으며, 응용 프로세서(2200)에 의해 전용으로 사용된다.
이하, 도 9에 도시된 휴대용 통신 시스템(2000)의 동작을 설명한다.
멀티 포트 메모리 장치(2400)는 두 개의 포트를 가지며, 한 개의 포트는 제 2 버스(2030)를 통해 베이스밴드 프로세서(2100)와 직렬 인터페이스 모드(ST)로 통신을 하는 데 사용되며, 나머지 한 개의 포트는 제 3 버스(2050)를 통해 응용 프로세서(2200)와 병렬 인터페이스 모드(PT)로 통신을 하는 데 사용된다. 도 9의 예에서, 멀티 포트 메모리 장치(2400)는 X1의 데이터 폭(data bandwidth)으로 베이스밴드 프로세서(2100)와 인터페이스를 수행하고, X16의 데이터 폭으로 응용 프로세서(2200)와 인터페이스를 수행한다.
멀티 포트 메모리 장치(2400)는 베이스밴드 프로세서(2100)와 직렬 인터페이스 모드(ST)로 통신을 하기 때문에, 제 1 내부 클럭신호의 주파수는 제 2 내부 클럭신호의 주파수보다 빠를 수 있다. 멀티 포트 메모리 장치(2400)는 베이스밴드 프로세서(2100)와 응용 프로세서(2200)가 동시에 액세스할 수 있다. 예를 들면, 베이스밴드 프로세서(2100)가 멀티 포트 메모리 장치(2400)에 제 1 데이터를 저장하는 동안, 응용 프로세서(2200)는 멀티 포트 메모리 장치(2400)로부터 제 2 데이터를 출력할 수 있다.
도 9에 도시된 바와 같이, 멀티 포트 메모리 장치(2400)를 휴대용 통신 시스 템(2000)의 구성요소로서 사용하면, 베이스밴드 프로세서(2100)와 응용 프로세서(2200)를 연결하는 버스와 포트를 따로 구비할 필요가 없고, 베이스밴드 프로세서(2100)와 응용 프로세서(2200) 사이의 데이터의 전송이 빠르다. 또한, 도 9의 휴대용 통신 시스템(2000)에서, 멀티 포트 메모리 장치(2400)는 베이스밴드 프로세서(2100)와 직렬 인터페이스 모드(ST)로 통신을 하기 때문에 데이터의 전송을 위해 구비해야 하는 핀의 수를 줄일 수 있다.
도 10은 도 9의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치(2400)의 하나의 실시예를 나타내는 블록도이다.
도 10을 참조하면, DRAM 장치(2400a)는 메모리 코어(2410), 제 1 포트(2420), 클럭 발생기(2430) 및 제 2 포트(2440)를 포함한다.
클럭 발생기(2430)는 외부 클럭신호(CLK) 및 모드 레지스터 셋 신호(MRS)에 기초하여 제 1 내부 클럭신호(ICLK1) 및 제 2 내부 클럭신호(ICLK2)를 발생시킨다.
제 1 포트(2420)는 제 6 버스(2401)를 통해 메모리 코어(2410)에 결합되어 있고, 제 2 버스(2030)를 통해 베이스밴드 프로세서(도 9의 2100)에 결합되어 있다. 제 2 포트(2440)는 제 7 버스(2402)를 통해 메모리 코어(2410)에 결합되어 있고, 제 3 버스(2050)를 통해 응용 프로세서(도 9의 2200)에 결합되어 있다.
제 1 포트(2420)는 메모리 코어(2410)로부터 제 1 데이터를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 상기 제 1 데이터를 직렬 인터페이스 모드(ST)로 베이스밴드 프로세서(도 9의 2100)에 제공하고, 베이스밴드 프로세서(도 9의 2100)로부터 직렬 인터페이스 모드(ST)로 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 메모리 코어(2410)에 제공한다.
제 2 포트(2440)는 메모리 코어(1410)로부터 제 2 데이터를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 상기 제 2 데이터를 병렬 인터페이스 모드(PT)로 응용 프로세서(도 9의 2200)에 제공하고, 응용 프로세서(도 9의 2200)로부터 병렬 인터페이스 모드(PT)로 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 메모리 코어(2410)에 제공한다.
도 10에 도시된 DRAM 장치(2400a)에서, 제 1 포트(2420)는 제 1 내부 클럭신호(ICLK1)에 동기하여 직렬 인터페이스 모드(ST)로 베이스밴드 프로세서(도 9의 2100)와 통신하고, 제 2 포트(2440)는 제 2 내부 클럭신호(ICLK2)에 동기하여 병렬 인터페이스 모드(PT)로 응용 프로세서(도 9의 2200)와 통신한다. 데이터의 전송속도의 향상시키기 위해 제 1 내부 클럭신호(ICLK1)의 주파수는 모드 레지스터 셋 신호(MRS)에 응답하여 제 2 내부 클럭신호(ICLK2)의 주파수보다 빠르게 설정될 수 있다.
메모리 코어(2410)는 제 1 포트(2420)와 제 2 포트(2440)가 동시에 액세스할 수 있다. 예를 들면, 제 1 포트(2420)가 메모리 코어(2410)에 제 1 데이터를 저장하는 동안, 제 2 포트(2440)는 메모리 코어(2410)로부터 제 2 데이터를 출력할 수 있다.
도 11은 도 9의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치(2400)의 다 른 하나의 실시예를 나타내는 블록도이다.
도 11을 참조하면, DRAM 장치(2400b)는 메모리 코어(2410), 제 1 포트(2420), 클럭 발생기(2432) 및 제 2 포트(2440)를 포함한다.
클럭 발생기(2432)는 외부 클럭신호(CLK) 및 모드 레지스터 셋 신호(MRS)에 기초하여 내부 클럭신호(ICLK)를 발생시킨다. 제 1 포트(2420)는 제 6 버스(2401)를 통해 메모리 코어(2410)에 결합되어 있고, 제 2 버스(2030)를 통해 베이스밴드 프로세서(도 9의 2100)에 결합되어 있다. 제 2 포트(2440)는 제 7 버스(2402)를 통해 메모리 코어(2410)에 결합되어 있고, 제 3 버스(2050)를 통해 응용 프로세서(도 9의 2200)에 결합되어 있다.
제 1 포트(2420)는 메모리 코어(2410)로부터 제 1 데이터를 수신하고 외부 클럭신호(CLK)에 동기하여 상기 제 1 데이터를 직렬 인터페이스 모드(ST)로 베이스밴드 프로세서(도 9의 2100)에 제공하고, 베이스밴드 프로세서(도 9의 2100)로부터 직렬 인터페이스 모드(ST)로 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하고 외부 클럭신호(CLK)에 동기하여 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 메모리 코어(2410)에 제공한다.
제 2 포트(2440)는 메모리 코어(2410)로부터 제 2 데이터를 수신하고 내부 클럭신호(ICLK)에 동기하여 상기 제 2 데이터를 병렬 인터페이스 모드(PT)로 응용 프로세서(도 9의 2200)에 제공하고, 응용 프로세서(도 9의 2200)로부터 병렬 인터페이스 모드(PT)로 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하고 내부 클럭신호(ICLK)에 동기하여 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 메모리 코어(2410)에 제 공한다.
도 11의 DRAM 장치(2400b)에서, 제 1 포트(2420)는 외부 클럭신호(CLK)에 동기하여 병렬 인터페이스 모드(PT)로 베이스밴드 프로세서(도 9의 2100)와 통신을 하고, 제 2 포트(2440)는 클럭 발생기(2432)에 의해 발생된 내부 클럭신호(ICLK)에 동기하여 직렬 인터페이스 모드(ST)로 응용 프로세서(도 9의 2200)와 통신을 한다.
도 12는 도 9의 휴대용 통신 시스템에 포함되어 있는 DRAM 장치(2400)의 또 다른 하나의 실시예를 나타내는 블록도이다.
도 12를 참조하면, DRAM 장치(2400c)는 메모리 코어(2410), 제 1 포트(2420), 클럭 발생기(2435), 제 2 포트(2440), 제 1 로컬 클럭 발생기(2450) 및 제 2 로컬 클럭 발생기(2460)를 포함한다.
클럭 발생기(2435)는 외부 클럭신호(CLK)에 기초하여 내부 클럭신호(ICLK)를 발생시킨다. 제 1 로컬 클럭 발생기(2450)는 내부 클럭신호(ICLK) 및 모드 레지스터 셋 신호(MRS)에 기초하여 제 1 내부 클럭신호(ICLK1)를 발생시킨다. 제 2 로컬 클럭 발생기(2460)는 내부 클럭신호(ICLK) 및 모드 레지스터 셋 신호(MRS)에 기초하여 제 2 내부 클럭신호(ICLK2)를 발생시킨다.
제 1 포트(2420)는 제 6 버스(2401)를 통해 메모리 코어(2410)에 결합되어 있고, 제 2 버스(2030)를 통해 베이스밴드 프로세서(도 9의 2100)에 결합되어 있다. 제 2 포트(2440)는 제 7 버스(2402)를 통해 메모리 코어(2410)에 결합되어 있고, 제 3 버스(2050)를 통해 응용 프로세서(도 9의 2200)에 결합되어 있다.
제 1 포트(2420)는 메모리 코어(2410)로부터 제 1 데이터를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 상기 제 1 데이터를 직렬 인터페이스 모드(ST)로 베이스밴드 프로세서(도 9의 2100)에 제공하고, 베이스밴드 프로세서(도 9의 2100)로부터 직렬 인터페이스 모드(ST)로 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하고 제 1 내부 클럭신호(ICLK1)에 동기하여 제 1 패킷 데이터(DQ1/ADDR1/CMD1)를 메모리 코어(2410)에 제공한다.
제 2 포트(2440)는 메모리 코어(2410)로부터 제 2 데이터를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 상기 제 2 데이터를 병렬 인터페이스 모드(PT)로 응용 프로세서(도 9의 2200)에 제공하고, 응용 프로세서(도 9의 2200)로부터 병렬 인터페이스 모드(PT)로 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하고 제 2 내부 클럭신호(ICLK2)에 동기하여 제 2 패킷 데이터(DQ2/ADDR2/CMD2)를 메모리 코어(2410)에 제공한다.
도 12의 DRAM 장치(2400c)에서 클럭 발생기(2435)는 외부 클럭신호(CLK)에 기초하여 내부 클럭신호(ICLK)를 발생시킨다. 내부 클럭신호(ICLK)의 주파수는 외부 클럭신호(CLK)의 주파수와 동일할 수 있다. 즉, 클럭 발생기(2435)는 버퍼로서의 기능을 할 수 있다. 제 1 로컬 클럭 발생기(2450)는 제 1 포트(2420)를 위한 제 1 클럭신호(ICLK1)를 발생시키고, 제 2 로컬 클럭 발생기(2460)는 제 2 포트(2440)를 위한 제 2 클럭신호(ICLK2)를 발생시킨다. 제 1 포트(2420)는 제 1 클럭신호(ICLK1)에 동기하여 직렬 인터페이스 모드(ST)로 베이스밴드 프로세서(도 9의 2100)와 통신을 하고, 제 2 포트(2440)는 제 2 클럭신호(ICLK2)에 동기하여 병렬 인터페이스 모드(PT)로 응용 프로세서(도 9의 2200)와 통신을 한다.
제 1 로컬 클럭 발생기(2450) 모드 레지스터 셋 신호(MRS)에 응답하여 제 1 클럭신호(ICLK1)의 주파수를 결정하고, 제 2 로컬 클럭 발생기(2460)는 모드 레지스터 셋 신호(MRS)에 응답하여 제 2 클럭신호(ICLK2)의 주파수를 결정한다.
도 13은 본 발명의 제 3 실시예에 따른 휴대용 통신 시스템(3000)을 나타내는 블록도이다.
도 13을 참조하면, 휴대용 통신 시스템(3000)은 베이스밴드 프로세서(3100), 응용 프로세서(3200), 제 1 플래쉬 메모리 장치(3300), 멀티 포트 메모리 장치(3400), 제 2 플래쉬 메모리 장치(1500) 및 DRAM 장치(3600)를 포함한다. 또한, 휴대용 통신 시스템(3000)은 베이스밴드 프로세서(3100)에 결합된 안테나(3110)를 포함할 수 있다. 응용 프로세서(3200)는 여러 가지 입출력 장치 및 멀티미디어 장치를 구동하기 위한 디바이스 드라이버를 포함할 수 있다. 제 1 플래쉬 메모리 장치(3300)는 NOR형 플래쉬 메모리 장치이고, 제 2 플래쉬 메모리 장치(3500)는 NAND형 플래쉬 메모리 장치일 수 있다.
제 1 플래쉬 메모리 장치(3300)는 제 1 버스(3010)를 통해 베이스밴드 프로세서(3100)에 결합되어 있으며, 베이스밴드 프로세서(3100)에 의해 전용으로 사용된다. 멀티 포트 메모리 장치(3400)는 제 2 버스(3030)를 통해 베이스밴드 프로세서(3100)에 결합되어 있고, 제 3 버스(3050)를 통해 응용 프로세서(3200)에 결합되어 있다. 응용 프로세서(3200)는 포트(3210)를 통해 멀티 포트 메모리 장치(3400)와 통신을 수행한다. 응용 프로세서(3200)에 구비된 포트(3210)는 종래에는 베이스밴드 프로세서(3100)와 통신을 수행하는 데 사용되었다.
멀티 포트 메모리 장치(3400)는 외부 클럭신호(CLK)에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호 및 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시킨다. 또한, 멀티 포트 메모리 장치(3400)는 상기 제 1 내부 클럭신호에 동기하여 베이스밴드 프로세서(3100)와 병렬 인터페이스 모드(PT)로 통신하고 상기 제 2 내부 클럭신호에 동기하여 응용 프로세서(3200)와 직렬 인터페이스 모드(ST)로 통신한다. 제 2 플래쉬 메모리 장치(3500)는 제 4 버스(3070)를 통해 응용 프로세서(3200)에 결합되어 있으며, 응용 프로세서(3200)에 의해 전용으로 사용된다. DRAM 장치(3600)는 제 5 버스(3060)를 통해 응용 프로세서(3200)에 결합되어 있으며, 응용 프로세서(3200)에 의해 전용으로 사용된다.
이하, 도 13에 도시된 휴대용 통신 시스템(3000)의 동작을 설명한다.
멀티 포트 메모리 장치(3400)는 두 개의 포트를 가지며, 한 개의 포트는 제 2 버스(3030)를 통해 베이스밴드 프로세서(3100)와 병렬 인터페이스 모드(PT)로 통신을 하는 데 사용되며, 나머지 한 개의 포트는 제 3 버스(3050)를 통해 응용 프로세서(3200)와 직렬 인터페이스 모드(ST)로 통신을 하는 데 사용된다. 도 13의 예에서, 멀티 포트 메모리 장치(3400)는 X16의 데이터 폭(data bandwidth)으로 베이스밴드 프로세서(3100)와 인터페이스를 수행하고, X1의 데이터 폭으로 응용 프로세서(3200)와 인터페이스를 수행한다.
멀티 포트 메모리 장치(3400)는 응용 프로세서(3200)와 직렬 인터페이스 모드(ST)로 통신을 하기 때문에, 제 2 내부 클럭신호의 주파수는 제 1 내부 클럭신호의 주파수보다 빠르게 설정할 수 있다. 멀티 포트 메모리 장치(3400)는 베이스밴드 프로세서(3100)와 응용 프로세서(3200)가 동시에 액세스할 수 있다. 예를 들면, 베이스밴드 프로세서(3100)가 멀티 포트 메모리 장치(3400)에 제 1 데이터를 저장하는 동안, 응용 프로세서(3200)는 멀티 포트 메모리 장치(3400)로부터 제 2 데이터를 출력할 수 있다.
도 13에 도시된 바와 같이, 멀티 포트 메모리 장치(3400)를 휴대용 통신 시스템(3000)의 구성요소로서 사용하면, 베이스밴드 프로세서(3100)와 응용 프로세서(3200)를 연결하는 버스와 포트를 따로 구비할 필요가 없고, 베이스밴드 프로세서(3100)와 응용 프로세서(3200) 사이의 데이터의 전송이 빠르다. 또한, 도 13의 휴대용 통신 시스템(3000)에서, 멀티 포트 메모리 장치(3400)는 응용 프로세서(3200)와 직렬 인터페이스 모드(ST)로 통신을 하기 때문에 데이터의 전송을 위해 구비해야 하는 핀의 수를 줄일 수 있다.
상술한 바와 같이, 본 발명에 따른 휴대용 통신 시스템은 멀티 포트 메모리 장치와 프로세서들 사이에 다른 인터페이스 모드로 통신을 할 수 있다. 멀티 포트 메모리 장치는 제 1 프로세서와 직렬 인터페이스 모드로 통신을 하고, 제 2 프로세서와 병렬 인터페이스 모드로 통신을 할 수 있다. 즉, 멀티 포트 메모리 장치는 이종의 인터페이스 모드를 가진다. 따라서, 본 발명에 따른 휴대용 통신 시스템에 사용되는 멀티 포트 메모리 장치는 핀 수를 줄일 수 있고 제조 단가를 낮출 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (28)

  1. 제 1 프로세서;
    제 2 프로세서; 및
    외부 클럭신호에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호 및 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시키고, 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 프로세서와 병렬 인터페이스 모드로 통신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 프로세서와 직렬 인터페이스 모드로 통신하는 멀티 포트 메모리 장치를 포함하는 통신 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호의 주파수는 모드 레지스터 셋 신호에 응답하여 설정되는 것을 특징으로 하는 통신 시스템.
  3. 제 1 항에 있어서,
    상기 제 2 내부 클럭신호의 주파수는 상기 제 1 내부 클럭신호의 주파수보다 높게 설정되는 것을 특징으로 하는 통신 시스템.
  4. 제 3 항에 있어서,
    상기 제 1 내부 클럭신호는 상기 외부 클럭신호와 동일한 주파수를 가지는 것을 특징으로 하는 통신 시스템.
  5. 제 3 항에 있어서,
    상기 제 1 프로세서는 베이스밴드 프로세서이고, 상기 제 2 프로세서는 응용 프로세서인 것을 특징으로 하는 통신 시스템.
  6. 제 5 항에 있어서,
    상기 제 1 프로세서는 통신 모뎀을 운용하는 프로세서인 것을 특징으로 하는 통신 시스템.
  7. 제 5 항에 있어서,
    상기 제 2 프로세서는 여러 가지 입출력 장치 및 멀티미디어 장치를 구동하는 디바이스 드라이버인 것을 특징으로 하는 통신 시스템.
  8. 제 3 항에 있어서,
    상기 제 1 프로세서는 응용 프로세서이고, 상기 제 2 프로세서는 베이스밴드 프로세서인 것을 특징으로 하는 통신 시스템.
  9. 제 1 항에 있어서, 상기 멀티 포트 메모리 장치는
    메모리 코어;
    외부 클럭신호에 기초하여 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호를 발생시키는 클럭 발생기;
    상기 메모리 코어로부터 제 1 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 데이터를 상기 병렬 인터페이스 모드로 상기 제 1 프로세서에 제공하고, 상기 제 1 프로세서로부터 상기 병렬 인터페이스 모드로 제 1 패킷 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 패킷 데이터를 상기 메모리 코어에 제공하는 제 1 포트; 및
    상기 메모리 코어로부터 제 2 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 데이터를 상기 직렬 인터페이스 모드로 상기 제 2 프로세서에 제공하고, 상기 제 2 프로세서로부터 상기 직렬 인터페이스 모드로 제 2 패킷 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 패킷 데이터를 상기 메모리 코어에 제공하는 제 2 포트를 포함하는 것을 특징으로 하는 통신 시스템.
  10. 제 9 항에 있어서,
    상기 제 2 내부 클럭신호의 주파수는 상기 제 1 내부 클럭신호의 주파수보다 높게 설정되는 것을 특징으로 하는 통신 시스템.
  11. 제 9 항에 있어서,
    상기 제 1 패킷 데이터 및 상기 제 2 패킷 데이터는 어드레스, 커맨드, 및 데이터가 병합된 데이터인 것을 특징으로 하는 통신 시스템.
  12. 제 9 항에 있어서, 상기 메모리 코어는
    상기 제 1 포트가 액세스하는 제 1 부분과 상기 제 2 포트가 액세스하는 제 2 부분을 포함하는 것을 특징으로 하는 통신 시스템.
  13. 제 9 항에 있어서,
    상기 제 1 포트와 상기 제 2 포트는 상기 메모리 코어의 전 영역을 액세스할 수 있는 것을 특징으로 하는 통신 시스템.
  14. 제 1 항에 있어서, 상기 멀티 포트 메모리 장치는
    메모리 코어;
    외부 클럭신호에 기초하여 내부 클럭신호를 발생시키는 클럭 발생기;
    상기 내부 클럭신호에 기초하여 상기 제 1 내부 클럭신호를 발생시키는 제 1 로컬 클럭 발생기;
    상기 내부 클럭신호에 기초하여 상기 제 2 내부 클럭신호를 발생시키는 제 2 로컬 클럭 발생기;
    상기 메모리 코어로부터 제 1 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 데이터를 상기 병렬 인터페이스 모드로 상기 제 1 프로세서에 제공하고, 상기 제 1 프로세서로부터 상기 병렬 인터페이스 모드로 제 1 패킷 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 패킷 데이터를 상기 메모리 코어에 제공하는 제 1 포트; 및
    상기 메모리 코어로부터 제 2 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 데이터를 상기 직렬 인터페이스 모드로 상기 제 2 프로세서에 제공하고, 상기 제 2 프로세서로부터 상기 직렬 인터페이스 모드로 제 2 패킷 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 패킷 데이터를 상기 메모리 코어에 제공하는 제 2 포트를 포함하는 것을 특징으로 하는 통신 시스템.
  15. 제 14 항에 있어서,
    상기 제 2 내부 클럭신호의 주파수는 상기 제 1 내부 클럭신호의 주파수보다 높게 설정되는 것을 특징으로 하는 통신 시스템.
  16. 제 14 항에 있어서,
    상기 제 1 패킷 데이터 및 상기 제 2 패킷 데이터는 어드레스, 커맨드, 및 데이터가 병합된 데이터인 것을 특징으로 하는 통신 시스템.
  17. 제 1 프로세서;
    제 2 프로세서;
    상기 제 2 프로세서가 전용으로 사용하는 메모리 장치; 및
    외부 클럭신호에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호 및 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시키고, 상기 제 1 내부 클럭신호에 동기 하여 상기 제 1 프로세서와 병렬 인터페이스 모드로 통신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 프로세서와 직렬 인터페이스 모드로 통신하는 멀티 포트 메모리 장치를 포함하는 통신 시스템.
  18. 제 17항에 있어서, 상기 제 2 프로세서는
    모뎀용 프로토콜을 사용하여 상기 멀티 포트 메모리 장치와 통신하는 것을 특징으로 하는 통신 시스템.
  19. 제 17항에 있어서,
    상기 제 2 내부 클럭신호의 주파수는 상기 제 1 내부 클럭신호의 주파수보다 높게 설정되는 것을 특징으로 하는 통신 시스템.
  20. 제 17 항에 있어서,
    상기 제 1 프로세서는 베이스밴드 프로세서이고, 상기 제 2 프로세서는 응용 프로세서인 것을 특징으로 하는 통신 시스템.
  21. 제 17 항에 있어서, 상기 멀티 포트 메모리 장치는
    메모리 코어;
    외부 클럭신호에 기초하여 상기 제 1 내부 클럭신호 및 상기 제 2 내부 클럭신호를 발생시키는 클럭 발생기;
    상기 메모리 코어로부터 제 1 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 데이터를 상기 병렬 인터페이스 모드로 상기 제 1 프로세서에 제공하고, 상기 제 1 프로세서로부터 상기 병렬 인터페이스 모드로 제 1 패킷 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 패킷 데이터를 상기 메모리 코어에 제공하는 제 1 포트; 및
    상기 메모리 코어로부터 제 2 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 데이터를 상기 직렬 인터페이스 모드로 상기 제 2 프로세서에 제공하고, 상기 제 2 프로세서로부터 상기 직렬 인터페이스 모드로 제 2 패킷 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 패킷 데이터를 상기 메모리 코어에 제공하는 제 2 포트를 포함하는 것을 특징으로 하는 통신 시스템.
  22. 메모리 코어;
    외부 클럭신호에 기초하여 제 1 내부 클럭신호 및 제 2 내부 클럭신호를 발생시키는 클럭 발생기;
    상기 메모리 코어로부터 제 1 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 데이터를 병렬 인터페이스 모드로 출력하고, 외부로부터 상기 병렬 인터페이스 모드로 제 1 패킷 데이터를 수신하고 상기 제 1 내부 클럭신호에 동기하여 상기 제 1 패킷 데이터를 상기 메모리 코어에 제공하는 제 1 포트; 및
    상기 메모리 코어로부터 제 2 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 데이터를 직렬 인터페이스 모드로 출력하고, 외부로부터 상기 직렬 인터페이스 모드로 제 2 패킷 데이터를 수신하고 상기 제 2 내부 클럭신호에 동기하여 상기 제 2 패킷 데이터를 상기 메모리 코어에 제공하는 제 2 포트를 포함하는 것을 특징으로 하는 멀티 포트 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제 2 내부 클럭신호의 주파수는 상기 제 1 내부 클럭신호의 주파수보다 높게 설정되는 것을 특징으로 하는 멀티 포트 메모리 장치.
  24. 제 22 항에 있어서,
    상기 제 1 패킷 데이터 및 상기 제 2 패킷 데이터는 어드레스, 커맨드, 및 데이터가 병합된 데이터인 것을 특징으로 하는 멀티 포트 메모리 장치.
  25. 제 22 항에 있어서, 상기 메모리 코어는
    상기 제 1 포트가 액세스하는 제 1 부분과 상기 제 2 포트가 액세스하는 제 2 부분을 포함하는 것을 특징으로 하는 멀티 포트 메모리 장치.
  26. 제 22 항에 있어서,
    상기 제 1 포트와 상기 제 2 포트는 상기 메모리 코어의 전 영역을 액세스할 수 있는 것을 특징으로 하는 멀티 포트 메모리 장치.
  27. 외부 클럭신호에 기초하여 제 1 주파수를 갖는 제 1 내부 클럭신호를 발생시키는 단계;
    상기 외부 클럭신호에 기초하여 제 2 주파수를 갖는 제 2 내부 클럭신호를 발생시키는 단계;
    상기 제 1 내부 클럭신호에 동기하여 제 1 프로세서와 멀티 포트 메모리 장치가 병렬 인터페이스 모드로 통신하는 단계; 및
    상기 제 2 내부 클럭신호에 동기하여 상기 제 2 프로세서와 상기 멀티 포트 메모리 장치가 직렬 인터페이스 모드로 통신하는 단계를 포함하는 통신 방법.
  28. 제 27 항에 있어서, 상기 제 1 프로세서와 상기 멀티 포트 메모리 장치가 상기 병렬 인터페이스 모드로 통신하는 단계는
    상기 제 1 내부 클럭신호에 동기하여 제 1 데이터를 상기 병렬 인터페이스 모드로 상기 제 1 프로세서에 제공하는 단계;
    상기 제 1 프로세서로부터 상기 병렬 인터페이스 모드로 제 1 패킷 데이터를 수신하는 단계;
    상기 제 1 내부 클럭신호에 동기하여 상기 제 1 패킷 데이터를 상기 메모리 코어에 제공하는 단계;
    상기 제 2 내부 클럭신호에 동기하여 제 2 데이터를 상기 직렬 인터페이스 모드로 상기 제 2 프로세서에 제공하는 단계;
    상기 제 2 프로세서로부터 상기 직렬 인터페이스 모드로 제 2 패킷 데이터를 수신하는 단계;
    상기 제 2 내부 클럭신호에 동기하여 상기 제 2 패킷 데이터를 상기 메모리 코어에 제공하는 단계를 포함하는 것을 특징으로 하는 통신 방법.
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