JP2661823B2

JP2661823B2 - 情報通信装置

Info

Publication number: JP2661823B2
Application number: JP24985291A
Authority: JP
Inventors: 和美北川
Original assignee: AIPPON KK
Current assignee: AIPPON KK
Priority date: 1991-09-27
Filing date: 1991-09-27
Publication date: 1997-10-08
Anticipated expiration: 2012-10-08
Also published as: JPH0591113A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の端末装置間でデ
ータの送受信を行なうための情報通信装置に関する。

【０００２】

【従来の技術】従来から、ホームテレホンシステム、コ
ンピュータネットワークシステム等において、複数の端
末装置間で音声信号、データ信号等の情報を通信するた
めに、種々の情報通信装置が使用されている。図９は、
従来の情報通信装置のブロック図である。

【０００３】図９において、主制御装置９１２は、各端
末装置の端末インターフェース回路９５１乃至９５３に
接続されている。主制御装置９１２は、中央処理装置
（ＣＰＵ）９１３、アドレスデコーダ９１４及びタイミ
ング信号発生回路９１５から構成されている。一方、端
末インターフェース回路９５１は、デュアルポートのラ
ンダムアクセスメモリ（ＲＡＭ）９１６、ＣＰＵ９１
７、アドレスデコーダ９１９、タイミング信号発生回路
９１８、パラレル／シリアル変換回路９２１乃至９２８
及びシリアル／パラレル変換回路９３１乃至９３８から
構成されている。他の端末インターフェース回路９５
２、９５３は、端末インターフェース回路９５１と同一
の構成である。尚、ＣＰＵ９１３、９１７を駆動するた
めにプログラムが格納された読み出し専用メモリ（ＲＯ
Ｍ）及びデータが格納されるランダムアクセスメモリ
（ＲＡＭ）は省略して描いている。

【０００４】以上のように構成された従来の情報通信装
置の動作を以下説明する。図９において、まず主制御装
置９１２から端末インターフェース回路９５１乃至９５
３へデータを転送する場合、主制御装置９１２のＣＰＵ
９１３は、端末インターフェース回路９５１乃至９５３
に内蔵されるデュアルポートＲＡＭ９１６のアドレスを
選択しアドレスバス１ヘアドレス信号を出力する。アド
レスデコーダ９１４でデコードしたＳＥＬＭ１乃至ＳＥ
ＬＭ３２信号でデュアルポートＲＡＭ９１６を選択し、
同時にデータバス１に転送するデータを出力した後、書
込信号である反転ＷＲ１をアクティブにして前記データ
をデュアルポートＲＡＭ９１６へ書き込む。以上の動作
を転送するデータ数分だけ繰返す。尚、前記データに
は、転送先の端末番号が含まれている。次に端末インタ
ーフェース回路９５１乃至９５３内のＣＰＵ９１７は、
定期的にデュアルポートＲＡＭ９１６の内容をチェック
し、転送データの有無を監視している。各端末への転送
データがある場合は、前記データを順次読み出し、タイ
ミング信号発生回路９１８によって出力されるＩＮＴ２
信号のタイミングにあわせて、前記データに含まれる端
末番号に対応したアドレス信号をアドレスバス３に出力
し、アドレスデコーダ９１９でパラレル／シリアル（Ｐ
／Ｓ）変換回路９２１乃至９２８を反転ＳＥＬ１Ｗ１乃
至反転ＳＥＬＷ８信号で選択し、データバス２で前記デ
ータを転送する。以上の動作を転送するデータ数分だけ
繰返し、転送を終了したら最初の転送データ監視状態に
戻る。パラレルシリアル変換回路９２１乃至９２８へ転
送されたデータは、タイミング信号発生回路９１８より
出力される転送クロックＳＣＫ７信号にあわせて、信号
Ｓ_O1乃至Ｓ_O8として出力される。

【０００５】次に、端末インターフェース回路９５１乃
至９５３から主制御装置９１２へデータを転送する場
合、ＣＰＵ９１７は、タイミング信号発生回路９１８の
出力するＩＮＴ２信号がアクティブになる毎に、シリア
ルパラレル（Ｓ／Ｐ）変換回路９３１乃至９３８をアド
レスデコーダ９１９を介して反転ＳＥＬＲ１乃至反転Ｓ
ＥＬＲ８信号で順次選択し、受信転送データの有無を監
視する。受信データがある場合、前記受信データにシリ
アルパラレル変換回路９３１乃至９３８のアドレスの対
応した端末番号を付加し、デュアルポートＲＡＭ９１６
に書き込む。また、シリアルパラレル変換回路９３１乃
至９３８は、タイミング信号発生回路９１８の出力する
転送クロックＳＣＫ８信号のタイミングで周期的に信号
Ｓ_i1乃至Ｓ _i8を取込み並列データに変換する。主制御装
置９１２のＣＰＵ９１３は定期的に各端末インターフェ
ース回路９５１乃至９５３のデュアルポートＲＡＭ９１
６のデータを読み出し、受信データがある場合は、主制
御装置９１２のＣＰＵ９１３のメモリへ転送する。ここ
でＣＰＵ９１３及び９１７は、デュアルポートＲＡＭ９
１６の読み書きの制御としてプログラムによるＦＩＦＯ
（Fast in-Fast out）制御を行なっている。

【０００６】

【発明が解決しようとする課題】前記従来の情報通信装
置は、各端末インターフェース回路毎にＣＰＵ、ＣＰＵ
の周辺回路及びデュアルポートＲＡＭが必要であり、端
末台数の少ないシステムにおいても高価になるという欠
点があった。また、主制御装置のＣＰＵのアドレス、デ
ータ等の信号線が端末インターフェース回路共通のバス
ラインに接続されるのでバックプレーン基板が大きく高
価になる欠点があった。

【０００７】この発明は上記のような欠点を除去するた
めになされたもので、端末インターフェース回路にＣＰ
Ｕを設けることなく情報の送受信が可能な情報通信装置
を提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明の情報通信装置
は、共通の信号線からのデータを所定順に記憶する第１
記憶手段と、記憶されたデータを順に前記信号線に出力
する第２記憶手段とを有する主制御装置と、前記信号線
を介して受信したデータから所定のデータを選択するた
めの選択手段と、前記選択手段によって選択されたデー
タを取り出す出力手段と、外部からのデータを受信する
入力手段と、前記入力手段の出力信号を前記所定の順序
で前記信号線へ送出する送出手段とを有する複数の端末
インターフェース回路とを備えて成ることを特徴として
いる。

【０００９】

【作用】主制御装置内の第１記憶手段に所定順に記憶さ
れたデータは、選択手段によって選択されたデータのみ
が順に出力手段から出力され、入力手段の出力信号は前
記所定の順序で信号線を介して主制御装置内の第２記憶
手段へ送出される。

【００１０】

【実施例】図１は、本発明の一実施例を示すブロック図
である。図１において、主制御装置１０１は各端末装置
（図示せず）に設けられた端末インターフェース回路１
４１乃至１４３に接続されている。主制御装置１０１の
ＣＰＵ１０２は、第１記憶手段としてのデータ送信用の
デュアルポートＲＡＭ１０３及び第２記憶手段としての
データ受信用のデュアルポートＲＡＭ１０４に接続され
ると共にタイミング信号発生回路１０５に接続されてい
る。

【００１１】デュアルポートＲＡＭ１０３はタイミング
信号発生回路１０５及びデータ転送クロックＳＣＫ１信
号に同期して変換動作を行なうパラレル／シリアル変換
回路１０７に接続されている。データ送信用パラレル／
シリアル変換回路１０７は、ＳＴ_O信号ラインに接続さ
れている。タイミング信号発生回路１０５はＦ_Oi信号ラ
イン、Ｃ_4i信号ライン及びＲＥＳＥＴ信号ラインに接続
されている。タイミング信号発生回路１０５は、デュア
ルポートＲＡＭ１０３の読み出し制御信号である反転Ｒ
Ｄ２、デュアルポートＲＡＭ１０４の書込制御信号であ
る反転ＷＲ２信号、デュアルポートＲＡＭ１０３及び１
０４のアドレス信号を発生する。データ受信用のデュア
ルポートＲＡＭ１０４は、タイミング信号発生回路１０
５及びデータ転送クロックＳＣＫ２信号に同期して変換
動作を行なうシリアル／パラレル変換回路１０８に接続
されている。データ受信用シリアル／パラレル変換回路
１０８はタイミング信号発生回路１０５及びＳＴ_i信号
ラインに接続されている。タイミング信号発生回路１０
６は、Ｆ_Oi信号ライン、Ｃ_4i信号ライン及びＲＥＳＥＴ
信号ラインに接続されている。

【００１２】一方、端末インターフェース回路１４１の
タイミング信号発生回路１０９は、シリアル／パラレル
変換回路１１０、出力手段としてのパラレル／シリアル
変換回路１２１乃至１２８、送出手段としてのパラレル
／シリアル変換回路１１１、入力手段としてのシリアル
／パラレル変換回路１３１乃至１３８及び選択手段とし
てのセットスイッチ回路１１２に接続されている。シリ
アル／パラレル変換回路１１０は、ＳＴ_O信号ラインに
接続されている。パラレル／シリアル変換回路１１１は
ＳＴ_i信号ラインに接続されている。

【００１３】尚、主制御装置１０１のＣＰＵ１０２を駆
動するためのプログラムが記憶されるＲＯＭ及びデータ
を記憶するためのＲＡＭは省略して描いている。以上の
ように構成された情報通信装置の動作を以下説明する。
図１において、主制御装置１０１のタイミング信号発生
回路１０５より出力される信号Ｆ_Oi、Ｃ_4iは、図４に示
すようなＳＴ−ＢＵＳの基準タイミング信号である。信
号Ｆ_Oiはフレーム周期を決めるための信号で、信号Ｃ_4i
は基準クロック信号である。タイミング信号発生回路１
０５は信号Ｆ_Oi及びＣ_4iに同期して、デュアルポートＲ
ＡＭ１０３及びデュアルポートＲＡＭ１０３に接続され
るアドレスバス２のアドレス信号及びデュアルポートＲ
ＡＭ１０３のデータ読み出し信号である反転ＲＤ２信
号、デュアルポートＲＡＭ１０４の書き込み制御を行な
うための反転ＷＲ２信号、ＣＰＵ１０２に４０９６バイ
ト毎の転送終了を知らせるための反転ＩＮＴ１信号を出
力する。また、タイミング信号発生回路１０５は、デュ
アルポートＲＡＭ１０３のパラレル出力データバス２の
データ信号をシリアル出力データＳＴ_O信号に変換する
パラレル／シリアル変換回路１０７の転送クロックＳＣ
Ｋ１信号及びシリアル受信データＳＴｉ信号をデュアル
ポートＲＡＭ１０４のパラレル入力データバス３への信
号に変換するシリアルパラレル変換回路１０８の転送ク
ロックＳＣＫ２信号を出力する。

【００１４】タイミング信号発生回路１０５におけるア
ドレスバス２への出力回路の例を図２に示している。図
２において、タイミング発生回路１０５におけるアドレ
スバス２への出力回路は、Ｄーフリップ・フロップ２０
１及び４ビットカウンタ２０２乃至２０４によって構成
されている。カウンタ２０２乃至２０４のクロック端子
ＣＫにはクロック信号であるＣＬＫ２Ｍ信号が入力さ
れ、クリア端子ＣＬＲにはリセット信号ＲＥＳＥＴ₁信
号が入力されるようになっている。カウンタ２０４のキ
ャリ出力信号は信号線ＲＣ_O1を介してカウンタ２０３の
キャリ入力端子に接続されている。カウンタ２０３のキ
ャリ出力信号は信号線ＲＣ_O2を介してカウンタ２０２の
キャリ入力端子に接続されている。また、カウンタ２０
２のキャリ出力信号は信号線ＲＣ_O3を介してＤーフリッ
プ・フロップのクロック端子に接続されている。各カウ
ンタ２０２乃至２０４の出力端子及びＤーフリップ・フ
ロップ２０１のＱ端子はアドレスバス２に接続されてい
る。端子Ａ₁₂がゼロと１のとき各々、デュアルポートＲ
ＡＭ１０３、１０４における４０９６バイトから成るチ
ャンネル１乃至２５６のデータアドレスを、端子Ａ₀乃
至Ａ₁₁で指定する。

【００１５】図３は、デュアルポートＲＡＭ１０３、１
０４に記憶されたデータのアドレス配置を示す図で、２
５６チャンネルのデータ通信を想定している。図３に示
す様に各データは、チャンネル１からチャンネル２５６
まで順に記憶配置されており、４０９６バイトで１つの
ブロックを構成している。図３では、デュアルポートＲ
ＡＭ１０３、１０４共に、２ブロックの例を示してい
る。

【００１６】デュアルポートＲＡＭ１０３、１０４へ読
み出し制御あるいは書込み制御を行なう際のアドレス指
定は、図２の出力回路によって行なわれる。図７は、ア
ドレスデータとＳＴ−ＢＵＳの各スロット、及びフレー
ムの関係を示す図である。図中の１６進数は、アドレス
バス２のＡ₀乃至Ａ₁₁の値を示している。即ち、デュア
ルポートＲＡＭ１０３、１０４の読み出し用アドレス又
は書込用アドレスを示している。尚、反転ＩＮＴ信号中
の＊印の部分は、スロット３２のみがゼロで、他は１で
あることを示している。

【００１７】ＳＴ−ＢＵＳでは、Ｆｏｉ信号周期の１２
５μｓｅｃ毎に３２バイトのシリアルデータを転送可能
であるが、ここでは、各端末インターフェース回路１４
１乃至１４３に各８チャンネルの端末通信インターフェ
ースを収容し、即ち、送信用として８個のパラレル／シ
リアル変換回路１２１乃至１２８及び受信用として８個
のシリアル／パラレル変換回路１３１乃至１３８を収容
している。主制御装置１０１より各端末インターフェー
ス回路１４１乃至１４３が接続される共通バスラインに
出力されたシリアル出力データＳＴｏ信号は、各端末イ
ンターフェース回路１４１乃至１４３のタイミング信号
発生回路１０９に接続されるセットスイッチ回路１１２
で選択されたスロット毎にとりだされ各端末インターフ
ェース回路１４１乃至１４３のシリアル／パラレル変換
回路１１０でパラレルデータバス４に出力される。

【００１８】ここでは、図５に示すように選択したスロ
ットが１２であるとすると、各フレーム毎に１２スロッ
トのデータがとりだされ、タイミング信号発生回路１０
９より出力される選択信号である反転ＳＥＬ１〜ＳＥＬ
８により順次８チャンネルの送信用インターフェース回
路即ち、パラレル／シリアル変換回路１２１乃至１２８
に転送データが送られる。シリアル／パラレル変換回路
１１０の出力のうちスロット１２のデータを８フレーム
毎に回して反転ＳＥＬ１でシリアル／パラレル変換回路
１２１を選択すれば、信号ＳＣＫ４に同期して８ビット
分のデータがシリアル／パラレル変換回路１１０に収納
されることになる。従って図６に示すように８フレー
ム、１ｍｓｅｃ間に最大２５６チャンネルのデータ転送
が可能である。尚、図６における各数値はチャンネル番
号を表している。

【００１９】各パラレルシリアル変換回路１２１乃至１
２８に転送されたデータは、タイミング発生回路１０９
より出力されるシリアル転送クロックＳＣＫ４信号のタ
イミングで１フレームに１ビットずつ端子Ｓ_O1乃至Ｓ₀₈
から出力される。次に受信側については、図５に示すよ
うに、各シリアルパラレル変換回路１３１乃至１３８に
入力されたＳ_i1乃至Ｓ_i8信号は、タイミング信号発生回
路１０９より出力されるシリアル転送クロックＳＣＫ６
信号のタイミングで１フレームに１ビットずつ各シリア
ルパラレル変換回路１３１乃至１３８に転送される。さ
らにタイミング発生回路１０９より８フレームに１回ず
つ順次出力される反転ＳＥＬ１乃至ＳＥＬ８信号によっ
て選択された各シリアルパラレル変換回路１３１乃至１
３８より取り出されたデータバス５の信号は、パラレル
シリアル変換回路１１１に入力され再びシリアルデータ
に変換された後、タイミング信号発生回路１０９に接続
されるセットスイッチ回路１１２により選択されたスロ
ットのタイミングで各端末インターフェース回路１４１
乃至１４３が接続される共通バスラインのＳＴｉ信号に
出力される。主制御装置１０１のシリアル／パラレル変
換回路１０８に入力されたＳＴｉ信号は、図４に示すタ
イミングで取り込まれ、再びパラレルデータに変換され
た後、デュアルポートＲＡＭ１０４にタイミング発生回
路１０５より出力される反転ＷＲ２信号のタイミングで
書込まれる。図７に示すように主制御装置１０１と各端
末インターフェース回路１４１乃至１４３間で転送され
るデータのタイミングとデュアルポートＲＡＭ１０３、
デュアルポートＲＡＭ１０４のアドレスの対応を主制御
装置１０１のタイミング発生回路１０５で自動的にと
る。したがって、図３に示すようにＣＰＵ１０２はデュ
アルポートＲＡＭ１０３、デュアルポートＲＡＭ１０４
の各チャンネルに対応した番地データを非同期に読み書
きすることで端末データの転送が可能となる。またタイ
ミング発生回路１０５より４０９６バイト毎にマスター
ＣＰＵ側の最上位のアドレスＡ１２信号を自動的に反転
されるので、データ転送途中のメモリデータをＣＰＵ１
０２が書き換えるエラーは発生しない。

【００２０】上記実施例では、端末インターフェースで
収容する端末通信インターフェースが８チャンネルの場
合を示したが他の場合も同様の効果を奏する。また１チ
ャンネルのバッファーサイズが１６バイトの場合を示し
たが、他の場合も同様である。図８は、図１の情報通信
装置を使用したインターホンシステムのブロック図であ
る。

【００２１】図８において、主制御装置８０１は、端末
装置８０８乃至８１０に接続されている。主制御装置８
０１は、図１に示した情報通信装置８０２、タイミング
信号発生回路８０３、時間スイッチ８０４及び送受信回
路８０５乃至８０７から構成されている。情報通信装置
８０２は、図１に示した主制御装置１０１及び端末イン
ターフェース回路１４１乃至１４３で構成されている。
送受信回路８０５乃至８０７は、図１の端末インターフ
ェース回路１４１乃至１４３の各端子Ｓ_O1乃至Ｓ_O8、端
子Ｓ_i1乃至Ｓ_i8に接続されている。時間スイッチ８０４
は、図１のＣＰＵ１０２によって制御され、送受信回路
８０５乃至８０７の各ＰＣＭ_in信号及びＰＣＭ_out信号
が入出力される。タイミング信号発生回路８０３は、図
１のＳＴーＢＵＳ信号Ｆ_oi及びＣ_4iに同期して、前記各
送受信回路８０５乃至８０７のＰＣＭ_in及びＰＣＭ_out
信号用のタイムスロット信号を発生する。

【００２２】一方、端末装置８０８は、送受信回路８１
１、ＰＣＭ音声データを変復調するための信号変換回路
（ＣＯＤＥＣ）８１２、信号変換回路８１２で復調され
たアナログ信号を増幅するための増幅回路８１３、呼出
及び通話用のスピーカ８１４、通話用のマイク８１６、
マイク８１６のアナログ信号を増幅するための増幅回路
８１５、液晶表示装置（ＬＣＤ）８１７、キーマトリク
ス８１８及び主制御装置８０１と液晶表示装置８１７や
キーマトリクス８１８との間の通信を制御するための中
央処理装置（ＣＰＵ）８１９から構成されている。端末
装置８０９乃至８１０は、端末装置８０８と同一に構成
されている。

【００２３】以上のように構成されたインターホンシス
テムの動作を説明する。まず、主制御装置８０１から端
末装置８０８へ情報を送信する場合を説明する。主制御
装置８０１内の端末用インターフェース１４１乃至１４
３の端子Ｓ_O1乃至Ｓ_O8から出力された制御データは、各
送受信回路８０５乃至８０７によって、時間スイッチ８
０４からの音声信号ＰＣＭ_outと多重変調され各端末装
置８０８乃至８１０へ送られる。各端末装置８０８乃至
８１０の送受信回路８１１は、前記多重信号を復調分離
する。分離された音声ＰＣＭ信号は、信号変換回路８１
２によってアナログ信号に変換された後、増幅回路８１
３で増幅され、スピーカ８１４から音声として出力され
る。また、同様に送受信回路８１１で分離された制御デ
ータは、ＣＰＵ８１９の内部プログラムによってＣＰＵ
８１９の内部メモリに転送された後、液晶表示装置８１
７に出力され、対応する表示が行なわれる。

【００２４】次に、端末装置８０８から主制御装置８０
１へ情報を送信する場合を説明する。各端末装置８０８
のマイク８１６から出力されたアナログ音声信号は増幅
回路８１５で増幅された後、信号変換回路８１２で音声
ＰＣＭ信号に変換される。また、キーマトリクス８１８
の入力は常時ＣＰＵ８１９によって監視されているた
め、キーマトリクス８１８から有効なキー入力があった
場合、ＣＰＵ８１９で主制御装置８０１への送信データ
に変換され、送受信回路８１１で前記音声ＰＣＭ信号と
多重された後、主制御装置８０１へ送信される。主制御
装置８０１の各送受信回路８０５乃至８０７は、前記多
重変調信号を復調分離する。分離された音声ＰＣＭ_in信
号は、タイミング発生回路８０３から出力されるタイム
スロット信号にあわせて出力される。時間スイッチ８０
４は、図１のＣＰＵ１０２によって接続、交換される。
また、同様に各送受信回路８０５乃至８０７で分離され
た端末装置８０８の制御データは、図１の端末インター
フェース回路１４１乃至１４３の端子Ｓ_i1乃至Ｓ_i8から
出力される。

【００２５】以上述べた様に本実施例によれば、デュア
ルポートＲＡＭ１０３に所定順序で記憶されたデータ
は、前記所定順序でパラレル／シリアル変換回路１０７
に出力され、パラレル／シリアル変換回路１０７の出力
データはセットスイッチ回路１１２によって選択された
スロットのデータのみがパラレル／シリアル変換回路１
２１乃至１２８からシリアルデータとして端末装置に出
力される。また、端末装置からのデータは、シリアル／
パラレル変換回路１３１乃至１３８で並列信号に変換さ
れた後、所定順序でパラレル／シリアル変換回路１１１
によってシリアル信号に変換され、シリアル／パラレル
変換回路１０８を介してデュアルポートＲＡＭ１０４に
記憶される。

【００２６】したがって、ＳＴ−ＢＵＳのタイミングを
利用して同期方式の情報通信装置を構成することができ
るため、端末インターフェース回路１４１乃至１４３に
はＣＰＵ及びデュアルポートＲＡＭが不要となり、廉価
な情報通信装置を提供することが可能になる。また、本
実施例の情報通信装置は、全て汎用ロジックで構成可能
なのでゲートアレイ化すれば、基板サイズを小さくでき
る効果がある。

【００２７】さらに、端末インターフェース回路１４１
乃至１４３に共通のバスライン信号線数を減らせるの
で、バックプレーン基板を小さくできるなどの効果があ
る。

【００２８】

【発明の効果】本発明によれば、端末インターフェース
回路にＣＰＵ等を設けることなく情報の送受信が可能な
ため、廉価な情報通信装置を提供することが可能であ
る。

【図面の簡単な説明】

【図１】本発明の実施例を表すブロック図。

【図２】本発明に使用するタイミング信号発生回路のブ
ロック図。

【図３】本発明の動作を説明するための図。

【図４】本発明の動作を説明するためのタイミング図。

【図５】本発明の動作を説明するためのタイミング図。

【図６】本発明におけるデータ伝送時のフレームとスロ
ットの関係を示す図。

【図７】本発明におけるデータ伝送時のフレームとスロ
ットの関係を示す図。

【図８】本発明を利用したインターホンシステムのブロ
ック図。

【図９】従来の情報通信装置のブロック図。

【符号の説明】

１０１・・・主制御装置１０２・・・ＣＰＵ１０３、１０４・・・デュアルポートＲＡＭ１０５、１０６、１０９・・・タイミング信号発生回路１０７、１１１、１２１乃至１２８・・・パラレル／シ
リアル変換回路１０８、１１０、１３１乃至１３８・・・シリアル／パ
ラレル変換回路１１２・・・セットスイッチ回路１４１乃至１４３・・・端末インターフェース回路

Claims

(57)【特許請求の範囲】

【請求項１】共通の信号線からのデータを所定順に記憶
する第１記憶手段と、記憶されたデータを順に前記信号
線に出力する第２記憶手段とを有する主制御装置と、前記信号線を介して受信したデータから所定のデータを
選択するための選択手段と、前記選択手段によって選択
されたデータを取り出す出力手段と、外部からのデータ
を受信する入力手段と、前記入力手段の出力信号を前記
所定の順序で前記信号線へ送出する送出手段とを有する
複数の端末インターフェース回路とを備えて成ることを
特徴とする情報通信装置。