JP2001128271A - 時間スイッチ - Google Patents
時間スイッチInfo
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- JP2001128271A JP2001128271A JP30661499A JP30661499A JP2001128271A JP 2001128271 A JP2001128271 A JP 2001128271A JP 30661499 A JP30661499 A JP 30661499A JP 30661499 A JP30661499 A JP 30661499A JP 2001128271 A JP2001128271 A JP 2001128271A
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- Japan
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- data
- time switch
- dual
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【課題】 細かい回線設定ができ、かつメモリー動作速
度が低く、回路規模の小さい時間スイッチを提供する。 【解決手段】 データメモリとして、１周期（フレー
ム）分深さの容量を持つデュアルポートＲＡＭ１０４、
１０５を有する。１６ビットのパラレル（並列）の入力
データ１０８を順番に、デュアルポートＲＡＭ１０４に
対して、１６ビットの上位バイトをポート１に、下位バ
イトをポート２に書き込む。同じ周期に、８ビットのデ
ータをデュアルポートＲＡＭ１０５のポート１及びポー
ト２から読み出す。次の周期（フレーム）において、読
み書き切り替え部１０６の制御により、書き込み動作を
デュアルポートＲＡＭ１０５に、読み出し動作をデュア
ルポートＲＡＭ１０４に切り替え、これら一連の動作を
周期（フレーム）毎に切り替える。
度が低く、回路規模の小さい時間スイッチを提供する。 【解決手段】 データメモリとして、１周期（フレー
ム）分深さの容量を持つデュアルポートＲＡＭ１０４、
１０５を有する。１６ビットのパラレル（並列）の入力
データ１０８を順番に、デュアルポートＲＡＭ１０４に
対して、１６ビットの上位バイトをポート１に、下位バ
イトをポート２に書き込む。同じ周期に、８ビットのデ
ータをデュアルポートＲＡＭ１０５のポート１及びポー
ト２から読み出す。次の周期（フレーム）において、読
み書き切り替え部１０６の制御により、書き込み動作を
デュアルポートＲＡＭ１０５に、読み出し動作をデュア
ルポートＲＡＭ１０４に切り替え、これら一連の動作を
周期（フレーム）毎に切り替える。
Description
【０００１】
【発明の属する技術分野】本発明は、通信に使用する伝
送・交換装置の時間スイッチに関し、特にデータのタイ
ムスロット配置変換に用いる時間スイッチに関する。
送・交換装置の時間スイッチに関し、特にデータのタイ
ムスロット配置変換に用いる時間スイッチに関する。
【０００２】
【従来の技術】従来、この種の時間スイッチは、複数の
メモリーを用いて構成されている。図２は、ダブルバッ
ファで構成された従来（ウーンメモリー方式）の時間ス
イッチの一例を示すブロック図である。
メモリーを用いて構成されている。図２は、ダブルバッ
ファで構成された従来（ウーンメモリー方式）の時間ス
イッチの一例を示すブロック図である。
【０００３】図において、時間スイッチ２０は入力デー
タ２０８を保存する２周期（フレーム）分深さの容量を
持つデュアルポートＲＡＭ（データメモリー）２０５
と、データ書き込み時に用いるアドレスカウンタ２０２
と、データ読み出し時に用いるアドレスコントロールメ
モリー２０３と、１６本の入ハイウェイＨＷＩＮ１〜Ｈ
ＷＩＮ１６のシリアルデータを並列の入力データ２０８
に変換する８ビットの直−並列変換部２０７と、並列の
出力データ２０９を出ハイウェイＨＷＯＵＴ１〜ＨＷＯ
ＵＴ１６のシリアルデータに変換する８ビットの並−直
列変換部とでもって構成されている。
タ２０８を保存する２周期（フレーム）分深さの容量を
持つデュアルポートＲＡＭ（データメモリー）２０５
と、データ書き込み時に用いるアドレスカウンタ２０２
と、データ読み出し時に用いるアドレスコントロールメ
モリー２０３と、１６本の入ハイウェイＨＷＩＮ１〜Ｈ
ＷＩＮ１６のシリアルデータを並列の入力データ２０８
に変換する８ビットの直−並列変換部２０７と、並列の
出力データ２０９を出ハイウェイＨＷＯＵＴ１〜ＨＷＯ
ＵＴ１６のシリアルデータに変換する８ビットの並−直
列変換部とでもって構成されている。
【０００４】次に、動作を説明する。入力データ２０８
をアドレスカウンタ２０２によって、順番（シーケンシ
ャル）にデュアルポートＲＡＭ（データメモリー）２０
５に書き込み、予めアドレスコントロールメモリー２０
３に書き込まれている内容に従って出力データ２０９を
読み出していくことにより、データの入れ替えを実現し
ている。
をアドレスカウンタ２０２によって、順番（シーケンシ
ャル）にデュアルポートＲＡＭ（データメモリー）２０
５に書き込み、予めアドレスコントロールメモリー２０
３に書き込まれている内容に従って出力データ２０９を
読み出していくことにより、データの入れ替えを実現し
ている。
【０００５】また、データメモリは上記のように、通
常、デュアルポートＲＡＭで構成される。このような構
成の場合、デュアルポートＲＡＭの１ポートは書き込み
専用（図２のポート１）にし、残る１ポートを読み出し
専用（図２のポート２）に固定して使用している。
常、デュアルポートＲＡＭで構成される。このような構
成の場合、デュアルポートＲＡＭの１ポートは書き込み
専用（図２のポート１）にし、残る１ポートを読み出し
専用（図２のポート２）に固定して使用している。
【０００６】一般に、２周期（フレーム）分深さの容量
を持つデータメモリに対し、１周期（フレーム）毎に書
き込みと読み出しを切り替えることにより、データの順
番(TSSI:Time Slot Sequence Intergrity)を保証する。
を持つデータメモリに対し、１周期（フレーム）毎に書
き込みと読み出しを切り替えることにより、データの順
番(TSSI:Time Slot Sequence Intergrity)を保証する。
【０００７】また、データメモリとアドレスコントロー
ルメモリーの動作速度を押さえるため、データメモリの
入力データ及び出力データは並列データとすることが望
ましい。これにより、データメモリの入出力データを８
ビット幅の並列データにした場合、直列データを入出力
する場合に比べて、データメモリーの動作速度が１／８
になる。
ルメモリーの動作速度を押さえるため、データメモリの
入力データ及び出力データは並列データとすることが望
ましい。これにより、データメモリの入出力データを８
ビット幅の並列データにした場合、直列データを入出力
する場合に比べて、データメモリーの動作速度が１／８
になる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の時間スイッチでは、入出力データの並列デ
ータ幅が増えると、１個の時間スイッチのデータ入れ替
え単位、すなわち回線設定単位（HG：Handling Group）
が大きくなってしまうという問題点がある。この問題点
のため、回線設定単位が限定され、しかも１周期分のデ
ータ量が多い場合、多段の時間スイッチを構成して、メ
モリー動作速度と回線設定単位を満足しなければなら
ず、通信に使用する伝送・交換装置全体の回路規模が大
きくなってしまう。
ような従来の時間スイッチでは、入出力データの並列デ
ータ幅が増えると、１個の時間スイッチのデータ入れ替
え単位、すなわち回線設定単位（HG：Handling Group）
が大きくなってしまうという問題点がある。この問題点
のため、回線設定単位が限定され、しかも１周期分のデ
ータ量が多い場合、多段の時間スイッチを構成して、メ
モリー動作速度と回線設定単位を満足しなければなら
ず、通信に使用する伝送・交換装置全体の回路規模が大
きくなってしまう。
【０００９】そこで、本発明は上記の問題点に鑑みてな
されたものであって、細かい回線設定ができ、かつメモ
リー動作速度が低く、回路規模の小さい時間スイッチを
提供することを目的とする。
されたものであって、細かい回線設定ができ、かつメモ
リー動作速度が低く、回路規模の小さい時間スイッチを
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、次に記載の事
項により前記問題点を解決し、発明の目的を達成でき
る。 １．複数のポートを有する２個のメモリーを備えたデー
タメモリ部を有する時間スイッチであって、前記データ
メモリ部の一方のメモリーの全てのポートに対する書き
込み動作と、前記データメモリ部の他方のメモリーの全
てのポートに対する読み出し動作と、を同一の周期（フ
レーム）中に行うように構成されたこと。 ２．前記書き込み動作及び前記読み出し動作を周期（フ
レーム）毎に切り替えて行うように構成されたこと。 ３．前記複数のポートを有する２個のメモリーは、各々
１周期（フレーム）分深さの容量を持つこと。 ４．前記データメモリ部が２個のデュアルポートＲＡＭ
で構成されたこと。 ５．入ハイウェイのシリアル（直列）データをパラレル
（並列）の入力データに変換する直−並列変換部と、パ
ラレル（並列）の出力データを出ハイウェイのシリアル
（直列）データに変換する並−直列変換部と、各々１周
期（フレーム）分深さの容量を持つ２個のデュアルポー
トＲＡＭからなるデータメモリ部と、書き込みアドレス
を発生させるアドレスカウンタと、読み出しアドレスを
発生させるアドレスコントロールメモリーと、前記入力
データ、前記出力データ、前記書き込みアドレス、前記
読み出しアドレス、前記二個のデュアルポートＲＡＭの
各ポートからのデータ信号線が接続された読み書き切り
替え部と、を有すること。
項により前記問題点を解決し、発明の目的を達成でき
る。 １．複数のポートを有する２個のメモリーを備えたデー
タメモリ部を有する時間スイッチであって、前記データ
メモリ部の一方のメモリーの全てのポートに対する書き
込み動作と、前記データメモリ部の他方のメモリーの全
てのポートに対する読み出し動作と、を同一の周期（フ
レーム）中に行うように構成されたこと。 ２．前記書き込み動作及び前記読み出し動作を周期（フ
レーム）毎に切り替えて行うように構成されたこと。 ３．前記複数のポートを有する２個のメモリーは、各々
１周期（フレーム）分深さの容量を持つこと。 ４．前記データメモリ部が２個のデュアルポートＲＡＭ
で構成されたこと。 ５．入ハイウェイのシリアル（直列）データをパラレル
（並列）の入力データに変換する直−並列変換部と、パ
ラレル（並列）の出力データを出ハイウェイのシリアル
（直列）データに変換する並−直列変換部と、各々１周
期（フレーム）分深さの容量を持つ２個のデュアルポー
トＲＡＭからなるデータメモリ部と、書き込みアドレス
を発生させるアドレスカウンタと、読み出しアドレスを
発生させるアドレスコントロールメモリーと、前記入力
データ、前記出力データ、前記書き込みアドレス、前記
読み出しアドレス、前記二個のデュアルポートＲＡＭの
各ポートからのデータ信号線が接続された読み書き切り
替え部と、を有すること。
【００１１】
【発明の実施の形態】以下、本発明に係る時間スイッチ
の好ましい実施の形態について、図面を用いて詳細に説
明する。図１は、本発明の一実施の形態を示すブロック
図である。
の好ましい実施の形態について、図面を用いて詳細に説
明する。図１は、本発明の一実施の形態を示すブロック
図である。
【００１２】例えば、１６本の入出ハイウェイのシリア
ル（直列）データを、本実施の形態に係る時間スイッチ
でもって、８ビット単位（TS：Time Slot）の回線設定
・交換をするものである。図１において、時間スイッチ
１０は、入ハイウェイＨＷＩＮ１〜ＨＷＩＮ１６のシリ
アル（直列）データを１６ビットのパラレル（並列）の
入力データ１０８に変換する直−並列変換部１０１と、
１６ビットのパラレル（並列）の出力データ１０９を出
ハイウェイＨＷＯＵＴ１〜ＨＷＯＵＴ１６のシリアル
（直列）データに変換する並−直列変換部１０７と、１
周期（フレーム）分深さのデュアルポートＲＡＭ１０４
及びデュアルポートＲＡＭ１０５の２つのデュアルポー
トＲＡＭからなるデータメモリ部１１０と、書き込みア
ドレスを発生させるアドレスカウンタ１０２と、読み出
しアドレスを発生させるアドレスコントロールメモリー
１０３と、入力データ１０８，出力データ１０９，書き
込みアドレス，読み出しアドレス，デュアルポートＲＡ
Ｍ１０４及びデュアルポートＲＡＭ１０５の各ポート
１，２からのデータ信号が接続された読み書き切り替え
部１０６と、から構成される。
ル（直列）データを、本実施の形態に係る時間スイッチ
でもって、８ビット単位（TS：Time Slot）の回線設定
・交換をするものである。図１において、時間スイッチ
１０は、入ハイウェイＨＷＩＮ１〜ＨＷＩＮ１６のシリ
アル（直列）データを１６ビットのパラレル（並列）の
入力データ１０８に変換する直−並列変換部１０１と、
１６ビットのパラレル（並列）の出力データ１０９を出
ハイウェイＨＷＯＵＴ１〜ＨＷＯＵＴ１６のシリアル
（直列）データに変換する並−直列変換部１０７と、１
周期（フレーム）分深さのデュアルポートＲＡＭ１０４
及びデュアルポートＲＡＭ１０５の２つのデュアルポー
トＲＡＭからなるデータメモリ部１１０と、書き込みア
ドレスを発生させるアドレスカウンタ１０２と、読み出
しアドレスを発生させるアドレスコントロールメモリー
１０３と、入力データ１０８，出力データ１０９，書き
込みアドレス，読み出しアドレス，デュアルポートＲＡ
Ｍ１０４及びデュアルポートＲＡＭ１０５の各ポート
１，２からのデータ信号が接続された読み書き切り替え
部１０６と、から構成される。
【００１３】次に、本実施の形態の動作について説明す
る。まず、最初の周期（フレーム）において、同時に以
下の（１），（２）を行う。 （１）書き込み動作 １６ビットのパラレル（並列）の入力データ１０８をシ
ーケンシャルに、デュアルポートＲＡＭ１０４に書き込
む。この時、１６ビットの上位バイト（８ビット）をポ
ート１に、下位バイト（８ビット）をポート２に書き込
む。 （２）読み出し動作 ８ビットのデータをデュアルポートＲＡＭ１０５のポー
ト１及びポート２から同時に読み出す。次の周期（フレ
ーム）においては、読み書き切り替え部１０６の制御に
より、上記書き込み動作（１）をデュアルポートＲＡＭ
１０５に、上記読み出し動作（２）をデュアルポートＲ
ＡＭ１０４に切り替えて行い、これら一連の動作を周期
（フレーム）毎に切り替えて、繰り返し行う。
る。まず、最初の周期（フレーム）において、同時に以
下の（１），（２）を行う。 （１）書き込み動作 １６ビットのパラレル（並列）の入力データ１０８をシ
ーケンシャルに、デュアルポートＲＡＭ１０４に書き込
む。この時、１６ビットの上位バイト（８ビット）をポ
ート１に、下位バイト（８ビット）をポート２に書き込
む。 （２）読み出し動作 ８ビットのデータをデュアルポートＲＡＭ１０５のポー
ト１及びポート２から同時に読み出す。次の周期（フレ
ーム）においては、読み書き切り替え部１０６の制御に
より、上記書き込み動作（１）をデュアルポートＲＡＭ
１０５に、上記読み出し動作（２）をデュアルポートＲ
ＡＭ１０４に切り替えて行い、これら一連の動作を周期
（フレーム）毎に切り替えて、繰り返し行う。
【００１４】以下、本実施の形態の特徴を述べる。 ・データメモリ部の必要容量は、従来のウーンメモリー
方式（図２）と同じである（ただし、本実施形態に比べ
て倍速のクロックが必要である）。 ・アドレスコントロールメモリーの個数と必要容量は、
従来のウーンメモリ方式（図２）と同じである（ただ
し、本実施形態に比べて倍速のクロックが必要であ
る）。 ・ダブルバッファ（例えば、デュアルポートＲＡＭ１０
４及びデュアルポートＲＡＭ１０５からなる構成）の物
理的に異なるデュアルポートＲＡＭを複数使う。 ・デュアルポートＲＡＭ１０４，１０５のおのおのが２
ポート同時に、一方のデュアルポートＲＡＭが書き込み
動作をし、他方のデュアルポートＲＡＭが読み出し動作
をする。その動作切り替えは、周期（フレーム）毎に行
われ、データとアドレスの切り替えをする。ポート幅は
回線設定単位である。
方式（図２）と同じである（ただし、本実施形態に比べ
て倍速のクロックが必要である）。 ・アドレスコントロールメモリーの個数と必要容量は、
従来のウーンメモリ方式（図２）と同じである（ただ
し、本実施形態に比べて倍速のクロックが必要であ
る）。 ・ダブルバッファ（例えば、デュアルポートＲＡＭ１０
４及びデュアルポートＲＡＭ１０５からなる構成）の物
理的に異なるデュアルポートＲＡＭを複数使う。 ・デュアルポートＲＡＭ１０４，１０５のおのおのが２
ポート同時に、一方のデュアルポートＲＡＭが書き込み
動作をし、他方のデュアルポートＲＡＭが読み出し動作
をする。その動作切り替えは、周期（フレーム）毎に行
われ、データとアドレスの切り替えをする。ポート幅は
回線設定単位である。
【００１５】
【発明の効果】以上説明したように、本発明による時間
スイッチは、複数のポートを有する二個のメモリーを備
えたデータメモリ部を有する時間スイッチであって、前
記データメモリ部の一方のメモリーの全てのポートに対
する書き込み動作と、前記データメモリ部の他方のメモ
リーの全てのポートに対する読み出し動作と、を同一の
周期（フレーム）中に行うように構成され、さらに、前
記書き込み動作及び前記読み出し動作を周期（フレー
ム）毎に切り替えて行うように構成されたことにより、
アドレスコントロールメモリーとデータメモリーの動作
速度は従来の１／Ｎ（Ｎはデータメモリのポート数）で
もって、従来の時間スイッチと同等の性能を実現するこ
とができる。
スイッチは、複数のポートを有する二個のメモリーを備
えたデータメモリ部を有する時間スイッチであって、前
記データメモリ部の一方のメモリーの全てのポートに対
する書き込み動作と、前記データメモリ部の他方のメモ
リーの全てのポートに対する読み出し動作と、を同一の
周期（フレーム）中に行うように構成され、さらに、前
記書き込み動作及び前記読み出し動作を周期（フレー
ム）毎に切り替えて行うように構成されたことにより、
アドレスコントロールメモリーとデータメモリーの動作
速度は従来の１／Ｎ（Ｎはデータメモリのポート数）で
もって、従来の時間スイッチと同等の性能を実現するこ
とができる。
【００１６】また、アドレスコントロールメモリー、デ
ータメモリー部それぞれの容量は従来の時間スイッチと
同じであるので、アドレスコントロールメモリーとデー
タメモリー部の合計した容量も従来の時間スイッチと同
じ容量で実現できる。また、データメモリー部に対する
読み書き切り替え部は、上記二個のメモリーに対して、
書き込み動作及び前記読み出し動作を周期（フレーム）
毎に切り替えるという単純な制御のみを行うだけなの
で、簡単なゲート論理で実現でき、回路規模が小さくて
済む。これら上記の効果により本発明は、細かい回線設
定ができ、かつメモリー動作速度が低く、回路規模の小
さい時間スイッチを提供することができるものである。
ータメモリー部それぞれの容量は従来の時間スイッチと
同じであるので、アドレスコントロールメモリーとデー
タメモリー部の合計した容量も従来の時間スイッチと同
じ容量で実現できる。また、データメモリー部に対する
読み書き切り替え部は、上記二個のメモリーに対して、
書き込み動作及び前記読み出し動作を周期（フレーム）
毎に切り替えるという単純な制御のみを行うだけなの
で、簡単なゲート論理で実現でき、回路規模が小さくて
済む。これら上記の効果により本発明は、細かい回線設
定ができ、かつメモリー動作速度が低く、回路規模の小
さい時間スイッチを提供することができるものである。
【図１】本発明に係る時間スイッチの一実施の形態の構
成図である。
成図である。
【図２】従来の時間スイッチの構成図である。
１０１ 直−並列変換部 １０２ アドレスカウンタ １０３ アドレスコントロールメモリー １０４、１０５ デュアルポートＲＡＭ １０６ 読み書き切り替え部 １０７ 並−直列変換部 １０８ 入力データ １０９ 出力データ １１０ データメモリ部 ＨＷＩＮ１〜ＨＷＩＮ１６ 入ハイウェイ ＨＷＯＵＴ１〜ＨＷＯＵＴ１６ 出ハイウェイ
Claims (5)
- 【請求項１】 複数のポートを有する２個のメモリーを
備えたデータメモリ部を有する時間スイッチであって、
前記データメモリ部の一方のメモリーの全てのポートに
対する書き込み動作と、前記データメモリ部の他方のメ
モリーの全てのポートに対する読み出し動作と、を同一
の周期（フレーム）中に行うように構成されたことを特
徴とする時間スイッチ。 - 【請求項２】 前記書き込み動作及び前記読み出し動作
を周期（フレーム）毎に切り替えて行うように構成され
たことを特徴とする請求項１に記載の時間スイッチ。 - 【請求項３】 前記複数のポートを有する２個のメモリ
ーは、各々１周期（フレーム）分深さの容量を持つこと
を特徴とする請求項１または２に記載の時間スイッチ。 - 【請求項４】 前記データメモリ部が２個のデュアルポ
ートＲＡＭで構成されたことを特徴とする請求項１〜３
のいずれかに記載の時間スイッチ。 - 【請求項５】 入ハイウェイのシリアル（直列）データ
をパラレル（並列）の入力データに変換する直−並列変
換部と、 パラレル（並列）の出力データを出ハイウェイのシリア
ル（直列）データに変換する並−直列変換部と、 各々１周期（フレーム）分深さの容量を持つ２個のデュ
アルポートＲＡＭからなるデータメモリ部と、 書き込みアドレスを発生させるアドレスカウンタと、 読み出しアドレスを発生させるアドレスコントロールメ
モリーと、 前記入力データ、前記出力データ、前記書き込みアドレ
ス、前記読み出しアドレス、前記二個のデュアルポート
ＲＡＭの各ポートからのデータ信号線が接続された読み
書き切り替え部と、を有することを特徴とする請求項１
〜４のいずれかに記載の時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30661499A JP2001128271A (ja) | 1999-10-28 | 1999-10-28 | 時間スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30661499A JP2001128271A (ja) | 1999-10-28 | 1999-10-28 | 時間スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001128271A true JP2001128271A (ja) | 2001-05-11 |
Family
ID=17959210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30661499A Withdrawn JP2001128271A (ja) | 1999-10-28 | 1999-10-28 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001128271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462875B1 (ko) * | 2002-03-04 | 2004-12-17 | 삼성전자주식회사 | 유무선 통신 시스템의 2m - 8m 데이터 변환 장치 |
-
1999
- 1999-10-28 JP JP30661499A patent/JP2001128271A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462875B1 (ko) * | 2002-03-04 | 2004-12-17 | 삼성전자주식회사 | 유무선 통신 시스템의 2m - 8m 데이터 변환 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Effective date: 20041001 Free format text: JAPANESE INTERMEDIATE CODE: A711 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050222 |
|
| A521 | Written amendment |
Effective date: 20050406 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20050406 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| A977 | Report on retrieval |
Effective date: 20061201 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061213 |
|
| A761 | Written withdrawal of application |
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