JP2002111781A - パケット通信用メモリ及びそれに用いるデータ書込み読出し方法 - Google Patents
パケット通信用メモリ及びそれに用いるデータ書込み読出し方法Info
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Abstract
(57)【要約】
【課題】 外部端子数を減らし、データを高速に扱える
パケット通信用メモリを提供する。 【解決手段】 データ振分け回路１に入力されたシリア
ルデータ１０１をアドレス１０２で指定されたメモリ３
上の５１２ビットを一単位としたｎ個のセルのうちの一
つのセルに振分け、クロック１０２によって１ビットず
つアドレスを移動するビットアドレス発生器２の指定す
るアドレスにデータを格納する。メモリ３からの出力は
５１２個のデータをパラレル／シリアル変換回路４でシ
リアル変換して出力する。
パケット通信用メモリを提供する。 【解決手段】 データ振分け回路１に入力されたシリア
ルデータ１０１をアドレス１０２で指定されたメモリ３
上の５１２ビットを一単位としたｎ個のセルのうちの一
つのセルに振分け、クロック１０２によって１ビットず
つアドレスを移動するビットアドレス発生器２の指定す
るアドレスにデータを格納する。メモリ３からの出力は
５１２個のデータをパラレル／シリアル変換回路４でシ
リアル変換して出力する。
Description
【０００１】
【発明の属する技術分野】本発明はパケット通信用メモ
リ及びそれに用いるデータ書込み読出し方法に関し、特
にシリアルに入力されたパケットデータのメモリセルへ
の書込みに用いられるパケット通信用メモリに関する。
リ及びそれに用いるデータ書込み読出し方法に関し、特
にシリアルに入力されたパケットデータのメモリセルへ
の書込みに用いられるパケット通信用メモリに関する。
【０００２】
【従来の技術】従来、パケット通信用メモリにおいて
は、５１２ビット単位のメモリからなり、そのメモリセ
ルに対してシリアルに入力されたデータをそのまま書込
めるように構成されたものがある。
は、５１２ビット単位のメモリからなり、そのメモリセ
ルに対してシリアルに入力されたデータをそのまま書込
めるように構成されたものがある。
【０００３】このようなメモリでは、一般的に、シリア
ルに入力されたデータをパラレルに入力し、そのデータ
をアドレス信号が示すメモリセルに保持するような構成
となっているが、近年、その保持動作を高速化すること
が要請されている。
ルに入力されたデータをパラレルに入力し、そのデータ
をアドレス信号が示すメモリセルに保持するような構成
となっているが、近年、その保持動作を高速化すること
が要請されている。
【０００４】この要請に応えるために、例えば、特開平
６−２６６６３８号公報に開示された技術ではデータの
入力をシリアルで行い、そのデータを内部でパラレル変
換する回路が提案されている。
６−２６６６３８号公報に開示された技術ではデータの
入力をシリアルで行い、そのデータを内部でパラレル変
換する回路が提案されている。
【０００５】上述した回路について図５を参照して説明
する。図５において、通信用ＬＳＩ（大規模集積回路）
６は主制御回路６１と、８ビット構成ＲＡＭ（ランダム
アクセスメモリ）６２と、カウンタ回路６３と、受信制
御回路６４と、送信制御回路６５と、データ保持回路６
６と、アドレス保持回路６７とから構成され、ＭＣＵ
（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）７及
びネットワーク２００に接続されている。
する。図５において、通信用ＬＳＩ（大規模集積回路）
６は主制御回路６１と、８ビット構成ＲＡＭ（ランダム
アクセスメモリ）６２と、カウンタ回路６３と、受信制
御回路６４と、送信制御回路６５と、データ保持回路６
６と、アドレス保持回路６７とから構成され、ＭＣＵ
（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）７及
びネットワーク２００に接続されている。
【０００６】上記のように構成された通信用ＬＳＩ６の
８ビット構成ＲＡＭ６２に、そのセルの１列分の容量を
有しかつこのセルのデータをパラレル入力するととも
に、その入力データを外部に対してシリアル出力可能な
読出し用シフトレジスタと、そのセルの１列分の容量を
有しかつ外部データをシリアル入力するとともに、その
入力データをセルに対してパラレル出力可能な書込み用
シフトレジスタとを備えることで、データの入力をシリ
アルに行い、そのデータを内部でパラレル変換する回路
が実現される。
８ビット構成ＲＡＭ６２に、そのセルの１列分の容量を
有しかつこのセルのデータをパラレル入力するととも
に、その入力データを外部に対してシリアル出力可能な
読出し用シフトレジスタと、そのセルの１列分の容量を
有しかつ外部データをシリアル入力するとともに、その
入力データをセルに対してパラレル出力可能な書込み用
シフトレジスタとを備えることで、データの入力をシリ
アルに行い、そのデータを内部でパラレル変換する回路
が実現される。
【０００７】
【発明が解決しようとする課題】上述した従来の通信用
メモリでは、データの入力をシリアルで行い、そのデー
タを内部でパラレル変換しているため、当該データをシ
リアルでメモリに直接書き込むことはできない。
メモリでは、データの入力をシリアルで行い、そのデー
タを内部でパラレル変換しているため、当該データをシ
リアルでメモリに直接書き込むことはできない。
【０００８】このため、５１２ビットを一単位のデータ
として扱うパケット通信では、シリアルデータを一旦パ
ラレルのデータに変換し、それをメモリセルに書込むと
いう動作となる。その結果、メモリのデータ入力端子が
５１２端子必要になるという問題がある。
として扱うパケット通信では、シリアルデータを一旦パ
ラレルのデータに変換し、それをメモリセルに書込むと
いう動作となる。その結果、メモリのデータ入力端子が
５１２端子必要になるという問題がある。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、外部端子数を減らすことができ、データを高速に
扱うことができるパケット通信用メモリ及びそれに用い
るデータ書込み読出し方法を提供することにある。
消し、外部端子数を減らすことができ、データを高速に
扱うことができるパケット通信用メモリ及びそれに用い
るデータ書込み読出し方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるパケット通
信用メモリは、シリアルに入力されたデータを保持する
複数のメモリセルからなるパケット通信用メモリであっ
て、前記データを１ビットずつ前記メモリセルに書込む
ためのアドレスを発生するアドレス発生手段と、前記ア
ドレス発生手段で発生されたアドレスに基づいて前記デ
ータを前記メモリセルに１ビットずつ書込む書込み手段
と、前記メモリセルから読出したパラレルデータをシリ
アル変換するパラレル／シリアル変換手段とを備えてい
る。
信用メモリは、シリアルに入力されたデータを保持する
複数のメモリセルからなるパケット通信用メモリであっ
て、前記データを１ビットずつ前記メモリセルに書込む
ためのアドレスを発生するアドレス発生手段と、前記ア
ドレス発生手段で発生されたアドレスに基づいて前記デ
ータを前記メモリセルに１ビットずつ書込む書込み手段
と、前記メモリセルから読出したパラレルデータをシリ
アル変換するパラレル／シリアル変換手段とを備えてい
る。
【００１１】本発明によるパケット通信用メモリのデー
タ書込み読出し方法は、シリアルに入力されたデータを
保持する複数のメモリセルからなるパケット通信用メモ
リのデータ書込み読出し方法であって、前記データを１
ビットずつ前記メモリセルに書込むためのアドレスを発
生し、そのアドレスに基づいて前記データを前記メモリ
セルに１ビットずつ書込むとともに、前記メモリセルか
ら読出したパラレルデータをシリアル変換して出力する
ようにしている。
タ書込み読出し方法は、シリアルに入力されたデータを
保持する複数のメモリセルからなるパケット通信用メモ
リのデータ書込み読出し方法であって、前記データを１
ビットずつ前記メモリセルに書込むためのアドレスを発
生し、そのアドレスに基づいて前記データを前記メモリ
セルに１ビットずつ書込むとともに、前記メモリセルか
ら読出したパラレルデータをシリアル変換して出力する
ようにしている。
【００１２】すなわち、本発明のパケット通信用メモリ
は、パケット通信におけるバッファ回路の部分に５１２
ビットを１単位としたメモリを設け、シリアルに入力さ
れたデータをそのままメモリセルに書込めるように構成
している。
は、パケット通信におけるバッファ回路の部分に５１２
ビットを１単位としたメモリを設け、シリアルに入力さ
れたデータをそのままメモリセルに書込めるように構成
している。
【００１３】より具体的に、本発明のパケット通信用メ
モリは、データ振分け回路に入力されたシリアルデータ
をアドレス信号で指定されたメモリ上の５１２ビットを
一単位としたｎ個のセルのうちの一つのセルに振分けら
れ、クロックによって１ビットずつアドレスを移動する
ビットアドレス発生器の指定するアドレスにデータを格
納する。メモリからの出力は５１２個のデータをパラレ
ル／シリアル変換回路でシリアル変換して出力する。
モリは、データ振分け回路に入力されたシリアルデータ
をアドレス信号で指定されたメモリ上の５１２ビットを
一単位としたｎ個のセルのうちの一つのセルに振分けら
れ、クロックによって１ビットずつアドレスを移動する
ビットアドレス発生器の指定するアドレスにデータを格
納する。メモリからの出力は５１２個のデータをパラレ
ル／シリアル変換回路でシリアル変換して出力する。
【００１４】したがって、ＡＴＭ（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モー
ド）セルの５３バイトのデータを高速に扱うことができ
るという効果が得られる。また、データをシリアルで入
出力しているため、外部端子を少なくすることが可能と
なる。
ｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モー
ド）セルの５３バイトのデータを高速に扱うことができ
るという効果が得られる。また、データをシリアルで入
出力しているため、外部端子を少なくすることが可能と
なる。
【００１５】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るパケット通信用メモリの構成を示すブロック図であ
る。図１において、本発明の一実施例によるパケット通
信用メモリはデータ振分け回路１と、ビットアドレス発
生回路２と、メモリ（６４バイト×ｎ）３と、パラレル
／シリアル変換回路４とから構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
るパケット通信用メモリの構成を示すブロック図であ
る。図１において、本発明の一実施例によるパケット通
信用メモリはデータ振分け回路１と、ビットアドレス発
生回路２と、メモリ（６４バイト×ｎ）３と、パラレル
／シリアル変換回路４とから構成されている。
【００１６】データ振分け回路１に入力されたシリアル
データ１０１は外部からアドレス１０２で指定されたメ
モリ３上の５１２ビットを一単位としたｎ個のセル（図
示せず）のうちの一つのセルに振分けられ、クロック１
０３によって１ビットずつアドレスを移動するビットア
ドレス発生器２の指定するアドレスにデータが格納され
る。メモリ３からの出力は５１２個のデータをパラレル
／シリアル変換回路４でシリアル変換して出力する。
データ１０１は外部からアドレス１０２で指定されたメ
モリ３上の５１２ビットを一単位としたｎ個のセル（図
示せず）のうちの一つのセルに振分けられ、クロック１
０３によって１ビットずつアドレスを移動するビットア
ドレス発生器２の指定するアドレスにデータが格納され
る。メモリ３からの出力は５１２個のデータをパラレル
／シリアル変換回路４でシリアル変換して出力する。
【００１７】これによって、本実施例によるパケット通
信用メモリではＡＴＭセルのデータ５３バイトを高速に
扱うことができる。また、本実施例によるパケット通信
用メモリではデータをシリアルで入出力しているため、
外部端子の数を少なくすることができる。
信用メモリではＡＴＭセルのデータ５３バイトを高速に
扱うことができる。また、本実施例によるパケット通信
用メモリではデータをシリアルで入出力しているため、
外部端子の数を少なくすることができる。
【００１８】図２は図１のパケット通信用メモリのデー
タ書込み部を示すブロック図である。図２において、本
発明の一実施例によるデータ書込み部はシリアルデータ
１０１をラッチするラッチ回路５と、メモリ書込みスイ
ッチ１１〜１４とを備えている。
タ書込み部を示すブロック図である。図２において、本
発明の一実施例によるデータ書込み部はシリアルデータ
１０１をラッチするラッチ回路５と、メモリ書込みスイ
ッチ１１〜１４とを備えている。
【００１９】このラッチ回路５からの信号（ラッチされ
たデータ）１０５はメモリ書込みスイッチ１１〜１４に
供給される。ビットアドレス発生器２は９ビットのカウ
ンタ２１と、スイッチドライバ２２とから構成されてい
る。
たデータ）１０５はメモリ書込みスイッチ１１〜１４に
供給される。ビットアドレス発生器２は９ビットのカウ
ンタ２１と、スイッチドライバ２２とから構成されてい
る。
【００２０】この９ビットのカウンタ２１のリセットは
外部からのアドレス１０２が変化した時に行われる。ス
イッチドライバ２２の出力１１０，１１１，……は入力
されたクロック１０２のカウント数の部分にのみ電圧ハ
イレベルが出力される。
外部からのアドレス１０２が変化した時に行われる。ス
イッチドライバ２２の出力１１０，１１１，……は入力
されたクロック１０２のカウント数の部分にのみ電圧ハ
イレベルが出力される。
【００２１】これによって、ラッチ回路５から出力され
たデータ１０５はメモリ書込みスイッチ１１〜１４のう
ちの１個がオンになるので、メモリ３の対応するメモリ
セルに書込まれる。この動作はＩ／Ｏ（入出力）切替え
信号１０４が書込み側の時に起きるもので、この時のパ
ラレル／シリアル変換回路４の出力はハイインピーダン
ス（Ｈｉｚ）となる。
たデータ１０５はメモリ書込みスイッチ１１〜１４のう
ちの１個がオンになるので、メモリ３の対応するメモリ
セルに書込まれる。この動作はＩ／Ｏ（入出力）切替え
信号１０４が書込み側の時に起きるもので、この時のパ
ラレル／シリアル変換回路４の出力はハイインピーダン
ス（Ｈｉｚ）となる。
【００２２】Ｉ／Ｏ切替え信号１０４が読出し側の時に
はスイッチドライバ２２の出力１１０，１１１，……が
全て電圧ロウレベルとなるので、パラレル／シリアル変
換回路４の出力はメモリ３のセルに書込まれたデータを
出力する。
はスイッチドライバ２２の出力１１０，１１１，……が
全て電圧ロウレベルとなるので、パラレル／シリアル変
換回路４の出力はメモリ３のセルに書込まれたデータを
出力する。
【００２３】上述したパラレル／シリアル変換回路４及
びカウンタ２１は当業者にとってよく知られており、ま
た本発明とは直接関係しないので、その詳細な構成につ
いての説明は省略する。
びカウンタ２１は当業者にとってよく知られており、ま
た本発明とは直接関係しないので、その詳細な構成につ
いての説明は省略する。
【００２４】図３は本発明の一実施例による書込み時の
各部の状態を示すタイミングチャートであり、図４は本
発明の一実施例による読込み時の各部の動作を示すタイ
ミングチャートである。これら図１〜図４を参照して本
発明の一実施例の動作について説明する。
各部の状態を示すタイミングチャートであり、図４は本
発明の一実施例による読込み時の各部の動作を示すタイ
ミングチャートである。これら図１〜図４を参照して本
発明の一実施例の動作について説明する。
【００２５】まず、パケット通信用メモリのデータ書込
み部の動作について図３を参照して説明する。データ振
分け回路１は外部から与えられたアドレス１０２を受取
ると、そのアドレス１０２に対応した５１２ビットを一
単位としたメモリ３上の１つのセル群にデータを書込め
るようにパスを作る。
み部の動作について図３を参照して説明する。データ振
分け回路１は外部から与えられたアドレス１０２を受取
ると、そのアドレス１０２に対応した５１２ビットを一
単位としたメモリ３上の１つのセル群にデータを書込め
るようにパスを作る。
【００２６】シリアル信号で入力されたデータ１０１は
ラッチ回路５で一旦保持される。このラッチされたデー
タ１０５はラッチ回路５からメモリ書込みスイッチ１１
〜１４に供給される。外部から与えられるクロック１０
３をビットアドレス発生回路２の中のカウンタ２１で加
算し、カウンタ２１のカウンタ値１０６に応じてメモリ
書込みスイッチ１１〜１４のゲート駆動信号となるスイ
ッチドライバ２２の出力１１０，１１１，……をハイレ
ベルとする。
ラッチ回路５で一旦保持される。このラッチされたデー
タ１０５はラッチ回路５からメモリ書込みスイッチ１１
〜１４に供給される。外部から与えられるクロック１０
３をビットアドレス発生回路２の中のカウンタ２１で加
算し、カウンタ２１のカウンタ値１０６に応じてメモリ
書込みスイッチ１１〜１４のゲート駆動信号となるスイ
ッチドライバ２２の出力１１０，１１１，……をハイレ
ベルとする。
【００２７】ここで、カウンタ２１のカウンタ値１０６
が「０」の場合には、メモリ書込みスイッチ１１のゲー
トがハイレベルとなり、メモリ３の０番のメモリセルに
データが書込まれる。次のクロック１０３が入力される
と、データラッチ回路５でラッチされたデータ１０５が
更新され、メモリ書込みスイッチ１１〜１４に供給され
る。
が「０」の場合には、メモリ書込みスイッチ１１のゲー
トがハイレベルとなり、メモリ３の０番のメモリセルに
データが書込まれる。次のクロック１０３が入力される
と、データラッチ回路５でラッチされたデータ１０５が
更新され、メモリ書込みスイッチ１１〜１４に供給され
る。
【００２８】この時、カウンタ２１のカウンタ値１０６
が「１」になっているため、メモリ書込みスイッチ１２
のゲートがハイレベルとなり、メモリ３の１番のメモリ
セルにデータが書込まれる。同様にして、メモリ３の５
１１番のメモリセルまでデータが書込まれる。ここで、
外部から与えられるアドレス１０２が変わると、メモリ
３の次のセル群にデータを書込む動作が行われる。
が「１」になっているため、メモリ書込みスイッチ１２
のゲートがハイレベルとなり、メモリ３の１番のメモリ
セルにデータが書込まれる。同様にして、メモリ３の５
１１番のメモリセルまでデータが書込まれる。ここで、
外部から与えられるアドレス１０２が変わると、メモリ
３の次のセル群にデータを書込む動作が行われる。
【００２９】一方、メモリ３からの読出し動作について
は、図４に示すようなタイミングにしたがって実行され
る。すなわち、Ｉ／Ｏ切替え信号１０４が電圧ロウレベ
ルの時は、外部からのアドレス１０２で指定されるメモ
リセル群のデータをパラレル／シリアル変換回路４でシ
リアル変換して出力する。この時、スイッチドライバ２
２の出力１１０，１１１，……は全てロウレベルとな
り、メモリ３に対する書込み動作は行われない。
は、図４に示すようなタイミングにしたがって実行され
る。すなわち、Ｉ／Ｏ切替え信号１０４が電圧ロウレベ
ルの時は、外部からのアドレス１０２で指定されるメモ
リセル群のデータをパラレル／シリアル変換回路４でシ
リアル変換して出力する。この時、スイッチドライバ２
２の出力１１０，１１１，……は全てロウレベルとな
り、メモリ３に対する書込み動作は行われない。
【００３０】このように、５１２ビットを１単位とした
複数のメモリセルからなるメモリ３を設け、シリアルに
入力されたデータ１０１をそのままメモリ３のメモリセ
ルに書込めるように構成することによって、ＡＴＭセル
の５３バイトを一括で扱うことができるので、データを
高速に扱うことができる。また、データをシリアルで入
出力しているため、外部端子を少なくすることができ
る。
複数のメモリセルからなるメモリ３を設け、シリアルに
入力されたデータ１０１をそのままメモリ３のメモリセ
ルに書込めるように構成することによって、ＡＴＭセル
の５３バイトを一括で扱うことができるので、データを
高速に扱うことができる。また、データをシリアルで入
出力しているため、外部端子を少なくすることができ
る。
【００３１】
【発明の効果】以上説明したように本発明によれば、シ
リアルに入力されたデータを保持する複数のメモリセル
からなるパケット通信用メモリにおいて、データを１ビ
ットずつメモリセルに書込むためのアドレスを発生し、
そのアドレスに基づいてデータをメモリセルに１ビット
ずつ書込むとともに、メモリセルから読出したパラレル
データをシリアル変換して出力することによって、外部
端子数を減らすことができ、データを高速に扱うことが
できるという効果がある。
リアルに入力されたデータを保持する複数のメモリセル
からなるパケット通信用メモリにおいて、データを１ビ
ットずつメモリセルに書込むためのアドレスを発生し、
そのアドレスに基づいてデータをメモリセルに１ビット
ずつ書込むとともに、メモリセルから読出したパラレル
データをシリアル変換して出力することによって、外部
端子数を減らすことができ、データを高速に扱うことが
できるという効果がある。
【図１】本発明の一実施例によるパケット通信用メモリ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のパケット通信用メモリのデータ書込み部
を示すブロック図である。
を示すブロック図である。
【図３】本発明の一実施例による書込み時の各部の状態
を示すタイミングチャートである。
を示すタイミングチャートである。
【図４】本発明の一実施例による読込み時の各部の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】従来例による通信用ＬＳＩの構成を示すブロッ
ク図である。
ク図である。
１ データ振分け回路 ２ ビットアドレス発生回路 ３ メモリ ４ パラレル／シリアル変換回路 ５ ラッチ回路 １１〜１４ メモリ書込みスイッチ ２１ カウンタ ２２ スイッチドライバ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ21 JJ35 KB35 KB36 KB43 KB81 NN01 5K030 GA05 HA10 JA06 KA02 KA13 KX15 MA13 5K034 AA02 BB06 FF04 HH01 HH02 HH06 HH26 MM14
Claims (10)
- 【請求項１】 シリアルに入力されたデータを保持する
複数のメモリセルからなるパケット通信用メモリであっ
て、前記データを１ビットずつ前記メモリセルに書込む
ためのアドレスを発生するアドレス発生手段と、前記ア
ドレス発生手段で発生されたアドレスに基づいて前記デ
ータを前記メモリセルに１ビットずつ書込む書込み手段
と、前記メモリセルから読出したパラレルデータをシリ
アル変換するパラレル／シリアル変換手段とを有するこ
とを特徴とするパケット通信用メモリ。 - 【請求項２】 前記複数のメモリセル各々は、５１２ビ
ットを１単位としたことを特徴とする請求項１記載のパ
ケット通信用メモリ。 - 【請求項３】 ５３バイトの非同期転送モードのセルデ
ータを前記複数のメモリセルのうちの１つのメモリセル
に取込むようにしたことを特徴とする請求項２記載のパ
ケット通信用メモリ。 - 【請求項４】 順次入力されるデータを前記複数のメモ
リセルに振分けるデータ振分け手段を含むことを特徴と
する請求項１から請求項３のいずれか記載のパケット通
信用メモリ。 - 【請求項５】 前記アドレス発生手段は、前記メモリセ
ルにおいて１ビットずつ移動するように前記アドレスを
発生するよう構成したことを特徴とする請求項１から請
求項４のいずれか記載のパケット通信用メモリ。 - 【請求項６】 シリアルに入力されたデータを保持する
複数のメモリセルからなるパケット通信用メモリのデー
タ書込み読出し方法であって、前記データを１ビットず
つ前記メモリセルに書込むためのアドレスを発生し、そ
のアドレスに基づいて前記データを前記メモリセルに１
ビットずつ書込むとともに、前記メモリセルから読出し
たパラレルデータをシリアル変換して出力するようにし
たことを特徴とするデータ書込み読出し方法。 - 【請求項７】 前記複数のメモリセル各々は、５１２ビ
ットを１単位としたことを特徴とする請求項６記載のデ
ータ書込み読出し方法。 - 【請求項８】 ５３バイトの非同期転送モードのセルデ
ータを前記複数のメモリセルのうちの１つのメモリセル
に取込むようにしたことを特徴とする請求項７記載のデ
ータ書込み読出し方法。 - 【請求項９】 順次入力されるデータを前記複数のメモ
リセルに振分けるようにしたことを特徴とする請求項６
から請求項８のいずれか記載のデータ書込み読出し方
法。 - 【請求項１０】 前記アドレスは、前記メモリセルにお
いて１ビットずつ移動しながら発生するようにしたこと
を特徴とする請求項６から請求項９のいずれか記載のデ
ータ書込み読出し方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000304298A JP3494142B2 (ja) | 2000-10-04 | 2000-10-04 | パケット通信用メモリ及びそれに用いるデータ書込み読出し方法 |
| US09/968,990 US6763026B2 (en) | 2000-10-04 | 2001-10-03 | Memory used in packet switching network for successively storing data bits in data storage region and serially outputting data bits and method used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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