JPH06266638A

JPH06266638A - 半導体記憶装置

Info

Publication number: JPH06266638A
Application number: JP5050886A
Authority: JP
Inventors: Hiroshi Sasaki; 博佐々木
Original assignee: Toshiba Corp; Iwate Toshiba Electronics Co Ltd
Current assignee: Toshiba Corp; Japan Semiconductor Corp
Priority date: 1993-03-11
Filing date: 1993-03-11
Publication date: 1994-09-22

Abstract

(57)【要約】【構成】ＲＡＭ１０３に、そのセル２０１の１列分の
容量を有し、このセル２０１のデータをパラレル入力
し、この入力データをシリアル出力可能な読出し用シフ
トレジスタ２０３１，−２と、セル２０１の１列分の容
量を有し、外部データをシリアル入力し、その入力デー
タをセル２０１へパラレル出力可能な書込み用シフトレ
ジスタ２０２１，−１とを備える。シリアル入力書込み
データはシフトレジスタ２０２１，−２に溜め込んでか
らセル２０１へ一括出力し、かつシリアル出力される読
出しデータはシフトレジスタ２０３１，−２に格納し、
このシフトレジスタ２０３１，−２から送出する。もっ
て、シリアルデータ通信を行うＮＷ１０１が相手でもそ
の通信中にセルを開放することができるようになる。【効果】通信用ＬＳＩの高速化が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】近年、ＭＣＵ(Micro Controller Unit）
間の相互データ通信を行うため、通信用ＬＳＩの開発が
盛んに行われている。この背景には例えば、自動車に搭
載される車載用ＭＣＵを用いた制御系の場合、そのＭＣ
Ｕはエンジン系、ブレーキ系など個々のシステム内だけ
での制御から様々なシステム間でのデータの授受やデー
タの処理を行おうというような、より高度な制御系を実
現しようという市場動向からも、今後益々盛んに開発が
行われると予想される。

【０００３】これら通信用ＬＳＩの内部でのデータアク
セスは、ネットワーク側より受信したシリアルデータ
を、通信用ＬＳＩ内のシリアル／パラレル変換回路によ
りパラレルデータに変換し、ＲＡＭへ書込む。この書込
まれたデータはＭＣＵによりパラレルデータとして読出
される。逆に、ＭＣＵから出力されたパラレルデータが
ＲＡＭへ書込まれ、この書込まれたデータが、通信用Ｌ
ＳＩ内のシリアル／パラレル変換回路によりシリアルデ
ータに変換され、ネットワーク側へ送信される。すなわ
ち、通信用ＬＳＩ内のＲＡＭは、ネットワーク側とＭＣ
Ｕとのデータアクセスのタイミングを取るための一時的
にデータを保管するメモリとして使用される。

【０００４】ＲＡＭの動作原理については公知なので特
に説明は行わず割愛するが、通信用ＬＳＩの内部でのデ
ータアクセスの動作について多少説明を行う。

【０００５】図７及び図８に従来の通信用ＬＳＩの内部
構成例を示す。

【０００６】ネットワーク７０１とＭＣＵ７０２とは当
該通信用ＬＳＩ７０３をバッファとしてデータの授受を
行うようになっており、その内部構成は概略次のように
なっている。

【０００７】主制御回路７０４はＬＳＩ７０３のＣＰＵ
であり、ＲＡＭ７０５に対するデータの読出し／書込
み、ネットワーク７０１に対するデータの送／受信制御
を主に各種通信制御を司る。

【０００８】受信動作の場合、ネットワーク７０１上の
シリアル形式の通信フレームが受信制御回路７０７に入
力される。この通信フレームにはデータの他にスタート
ビット、ストップビットをはじめとし、制御ビット等の
情報も含まれるため、主制御回路７０４により制御され
た受信制御回路７０７により必要なデータが取出され
る。このデータはシリアル形式のため、シリアル／パラ
レル変換回路７１０によりパラレル形式のデータＤＩ０
〜ＤＩ７に変換される。このとき、主制御回路７０４は
ネットワーク側選択を示すＭ／Ｎ切替え信号Ｍ／ＮＳと
ネットワーク書込み信号ＮＷとアドレスＡＣ０〜ＡＣ１
５とが出力される。これらの信号はアドレス・Ｒ／Ｗセ
レクタ７０６に入力され、このアドレス・Ｒ／Ｗセレク
タ７０６は切替え信号Ｍ／ＮＳに従ってネットワーク側
アドレスＡＣ０〜ＡＣ１５を選択入力し、これを内部ア
ドレスＡＩ０〜ＡＩ７に変換する。また、このセレクタ
７０６はネットワーク側書込み信号ＮＷに従って書込み
信号Ｗを出力する。このように主制御回路７０４により
制御され、Ｓ／Ｐ変換回路７１０からのデータＤＩ０〜
ＤＩ７は行列各デコーダ８０３，８０４による指定アド
レスにＲ／Ｗ処理回路８０２を経て８ビット構成のセル
マトリクス８０１に書込まれる。

【０００９】ＭＣＵ７０２はネットワーク７０１上のデ
ータが通信用ＬＳＩの内部ＲＡＭ７０５に書込まれたこ
とを確認し、データの読みだしを行う。

【００１０】送信動作の場合、ＭＣＵ７０２は送信すべ
きデータをパラレル形式にて通信用ＬＳＩ７０３の内部
ＲＡＭ７０５に書込む。主制御回路７０４はＭＣＵ７０
２がＲＡＭ７０５にデータを書込んだことを確認し、デ
ータを読出す。このデータはパラレル形式のため、Ｓ／
Ｐ変換回路７１０によりシリアル形式に変換され、送信
制御回路７０８に入力される。このシリアルデータは、
主制御回路７０４により制御された送信制御回路７０８
によりスタートビット、ストップビット、制御ビット等
の情報が付加された通信フレームとしてネットワーク７
０１上に送信される。

【００１１】以上のような構成は、通信系の高速化の実
現、誤り検出の容易性からも通信フレームにはシリアル
形式が適しているために採択されたものである。このよ
うなシステムにおいて、大量のデータを一度に送受信す
るときには、通信フレームのデータ部は１バイトに止ま
らず、２バイト、３バイト…と複数バイトにて構成され
る。このとき前述のように、受信したデータをＲＡＭに
書込む時、１バイト毎の書込みを行うため複数バイトの
データを扱うときはこの複数バイトのデータを１バイト
毎に分割して順に書込みを行うことにより、１度に大量
データの送受信を達成させることができる。

【００１２】

【発明が解決しようとする課題】ところが、この書込み
が行われている間は通信用ＬＳＩによりＲＡＭが占有さ
れ、ＭＣＵ側の読出し／書込みは不可能となる。送信す
べきデータをＲＡＭより読出す場合においても１バイト
毎の読出しを行うため、その間ＲＡＭはＭＣＵ側に解放
されない。逆にＭＣＵがＲＡＭの読出し／書込みをする
ときは１バイト毎にしか行えないので、その間通信用Ｌ
ＳＩはＲＡＭにデータを書込むことも読出すこともでき
なくなり高速化の実現に問題が生ずる。

【００１３】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはネットワ
ーク相手の通信中にセルマトリクスを開放することがで
きるようにし、もって通信用ＬＳＩの高速化を図ること
ができる半導体記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明の半導体記憶装置
は、セルマトリクスと、このセルマトリクスの１列分に
対応する容量を有し、このセルマトリクスからのデータ
をパラレルに入力し、その入力データをシリアルに出力
することが可能な読出し用シフトレジスタと、上記セル
マトリクスの１列分に対応する容量を有し、外部データ
をシリアルに入力し、その入力データを上記セルマトリ
クスへパラレルに出力することが可能な書込み用シフト
レジスタとを備えていることを特徴とする。

【００１５】また、１列あたりがそれぞれ所定容量を有
する第１、第２のセルマトリクスと、上記１のセルマト
リクスの１列分に対応する容量を有し、外部データをシ
リアルに入力し、その入力データを上記第１のセルマト
リクスへパラレルに出力することが可能な第１の書込み
用シフトレジスタと、上記２のセルマトリクスの１列分
に対応する容量を有し、外部データもしくは上記第１の
書込み用シフトレジスタの出力データをシリアルに入力
し、その入力データを上記第２のセルマトリクスへパラ
レルに出力することが可能な第２の書込み用シフトレジ
スタと、上記外部データを上記第１、第２のセルマトリ
クスへ選択的に入力する第１のセレクタ回路と、上記第
１のセルマトリクスの１列分に対応する容量を有し、こ
のセルマトリクスからのデータをパラレルに入力し、そ
の入力データをシリアルに出力することが可能な第１の
読出し用シフトレジスタと、上記第２のセルマトリクス
の１列分に対応する容量を有し、このセルマトリクスか
らのデータをパラレルに入力し、あるいは上記第１の読
出し用シフトレジスタからのデータをシリアルに入力
し、その入力データをシリアルに出力することが可能な
第２の読出し用シフトレジスタと、上記第１、第２のシ
フトレジスタの出力を選択的に外部へ出力する第２のセ
レクタ回路とを備える構成とすることもできる。

【００１６】

【作用】本発明によれば、シリアルに入力される書込み
データはシフトレジスタに溜め込んでからセルマトリク
スへ一括に出力するとともに、シリアルに出力されるべ
き読出しデータはシフトレジスタに一括に格納してしま
い、その後はこのシフトレジスタからシリアルに出力す
ることができる。よって、ネットワークのようなシリア
ルデータの通信を行うものが相手であってもその通信中
にセルを開放することができる。したがって、通信用Ｌ
ＳＩの高速化を図ることができることとなる。

【００１７】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。

【００１８】図１は本発明の一実施例に係る通信用ＬＳ
Ｉの構成を示し、図２はそのＲＡＭの内部構成を示して
いる。

【００１９】ネットワーク１０１とＭＣＵ１０２とは当
該通信用ＬＳＩ１０３をバッファとしてデータの授受を
行うようになっており、その内部構成は以下のようにな
っている。

【００２０】主制御回路１０４はＬＳＩ１０３のＣＰＵ
となるもので、ＲＡＭ１０５に対するデータの読出し／
書込み、ネットワーク１０１に対するデータの送／受信
制御を主に各種通信制御を司るものである。以下、その
通信制御の下に実現されるデータ送受信機能について詳
細に説明する。

【００２１】送信制御回路１０８は相手システムからデ
ータ送信要求を受けると、その旨の通知を示す送信制御
信号ＳＣ１を出力する。主制御回路１０４は、この送信
制御信号ＳＣ１に応答して、ＲＡＭ１０５のアクセスが
可能な場合に、アクセス許可を示す送信制御信号ＳＣ２
を出力する。送信制御回路１０８は、この送信制御信号
ＳＣ２に応答してＲＡＭ１０５からのデータ待機状態に
なる。主制御回路１０４は、ネットワーク側を示す切替
え信号Ｍ／ＮＳ、アドレスＡＣ０〜ＡＣ１５、読出し信
号ＮＲを出力する。

【００２２】読出し／書込み制御回路２０７は、読出し
信号ＮＲに応答して内部読出し信号ＩＲを出力するとと
もにシリアルデータ選択を示す切替え信号Ｓ／ＰＳを出
力し、また切替え信号Ｍ／ＮＳに応答してアドレスＡＣ
０〜ＡＣ１５を入力し、このアドレスＡＣ０〜ＡＣ１５
を内部行アドレスＩＲＡ、内部列アドレスＩＣＡに変換
する。内部行アドレスＩＲＡは行デコーダ２０８により
行選択信号ＲＳに変換され、内部列アドレスＩＣＡは列
デコーダ２０９により列選択信号ＣＳに変換される。カ
ウンタ回路２０６はデータ転送クロックＲＣＬＫに位相
同期し且つ同一周波数のデータ転送クロックＲＤＣＬＫ
をデータ取込み信号ＤＴの受信から２バイト分だけ出力
する。読出し／書込み処理回路２０５は内部読出し信号
ＩＲにより読出し動作するようになり、セルマトリクス
２０１の列選択信号ＣＳと行選択信号ＲＳとにより指定
されるアドレスのデータが読出し／書込み処理回路２０
５からパラレルに出力される。この読出し／書込み処理
回路２０５の出力データはシフトレジスタ２０３１，−
２にパラレル入力されて一括でセットされる。これらシ
フトレジスタ２０３１，−２にはカウンタ回路２０６か
らの読出しデータ転送クロックＲＤＣＬＫが入力され、
このクロックＲＤＣＬＫによりシリアルデータＳＯＵＴ
に変換される。

【００２３】このシリアルデータＳＯＵＴは送信制御回
路１０８に入力される。この送信制御回路１０８にはカ
ウンタ回路１０６からのデータ転送クロックＲＣＬＫが
供給され、シリアルデータＳＯＵＴは、このクロックＲ
ＣＬＫに同期してネットワーク１０１に送出される。

【００２４】受信制御回路１０７はネットワーク１０１
から通信フレームを受信すべきことを検出すると、主制
御回路１０４に、ＲＡＭ１０５のアクセス要求を示す受
信制御信号ＲＣ１を送信する。主制御回路１０４は、こ
の受信制御信号ＲＣ１により受信されるべき通信フレー
ムがあることを知り、ＲＡＭ１０５が使用可能な場合
に、アクセス許可信号を示す受信制御信号ＲＣ２を出力
する。受信制御回路１０７は、この受信制御信号ＲＣ２
に応答して相手システムに対する送信要求をネットワー
ク１０１上に送出して通信フレームの待機状態となる。
ネットワーク１０１から通信フレームが送られてくる
と、受信制御回路１０７は、その受信を開始し、受信し
た通信フレームのスタートビット、ストップビットなど
の制御ビットを外し、データ本体のみＲＡＭ１０５に転
送する。主制御回路１０４は、受信制御信号ＲＣ２を出
力の後、データ取込み信号ＤＴ、ネットワーク側を示す
ＭＣＵ／ネットワーク切替え信号Ｍ／ＮＳ、ネットワー
ク書込み信号ＮＷ及びネットワーク側アドレスＡＣ０〜
ＡＣ１５を出力する。

【００２５】ＲＡＭ１０５のカウンタ回路２０６は主制
御回路１０４からのデータ取込み用信号ＤＴによりセッ
トされ、その後、カウンタ回路１０６からの受信データ
転送クロックＷＣＬＫに位相同期し且つ同一周波数の書
込みデータ転送クロックＷＤＣＬＫを２バイト分出力す
る。書込み用シフトレジスタ２０２１，−２はデータ転
送クロックＷＤＣＬＫによりシフトタイミングを得て受
信制御回路１０７からの２バイト分のシリアルデータＳ
ＩＮを取込む。主制御回路１０４からのＭＣＵ／ネット
ワーク切替え信号Ｍ／ＮＳ、ネットワーク書込み信号Ｎ
Ｗ及びネットワーク側アドレスＡＣ０〜ＡＣ１５は読出
し／書込み制御回路２０７に入力される。この読出し／
書込み制御回路２０７は切替え信号Ｍ／ＮＳによりネッ
トワーク側のアドレスＡＣ０〜ＡＣ１５を選択入力し、
これを行アドレス及び列アドレスに変換し、それぞれ内
部行アドレスＩＲＡ、内部列アドレスＩＣＡとして出力
するとともに、シリアルデータ選択を示す切替え信号Ｓ
／ＰＳを出力し、かつ書込み信号ＮＷに応答して内部書
込み信号ＩＷを出力する。行デコーダ２０８は内部行ア
ドレスＩＲＡをデコードし、その結果として行選択信号
ＲＳを出力する。列デコーダ２０９は内部列アドレスＩ
ＣＡをデコードし、その結果として列選択信号ＣＳを出
力する。読出し／書込み処理回路２０５は、内部書込み
信号ＩＷにより書込み動作するようになり、切替え信号
Ｓ／ＰＳに応答してシフトレジスタ２０２１，−２の出
力データを選択入力するとともに、その入力データをセ
ルマトリクス２０１における行選択信号ＲＳの示す行に
書込むように動作することとなる。

【００２６】ＭＣＵ１０２はＲＡＭ１０５からの読出し
を行う場合、そのアクセス要求を示す信号を発生する。
主制御回路１０４はＭＣＵ１０２からＲＡＭ１０５に対
するアクセス要求を示すインタフェース入力信号Ｉ／Ｆ
Ｉを受けると、ＲＡＭ１０５のアクセスが可能な場合に
アクセス許可を示すインタフェース出力信号Ｉ／ＦＯを
出力する。ＭＣＵ１０２は、このインタフェース出力信
号Ｉ／ＦＯの入力に応答して読出し信号ＭＲ、アドレス
Ａ０〜Ａ１５を出力する。主制御回路１０４は、ＭＣＵ
側選択を示す切替え信号Ｍ／ＮＳを出力する。

【００２７】ＲＡＭ１０５の読出し／書込み制御回路２
０７は切替え信号Ｍ／ＮＳに従ってＭＣＵ側アドレスＡ
Ｉ０〜ＡＩ１５を入力し、これを内部行アドレスＩＲＡ
及び内部列アドレスＩＣＡに変換するとともに、パラレ
ルデータ選択を示す切替え信号Ｓ／ＰＳを出力する。ま
た、この読出し／書込み制御回路２０７は、ＭＣＵ１０
２からの読出し信号ＭＲにより内部読出し信号ＩＲを出
力する。内部行アドレスＩＲＡは行デコーダ２０８によ
り行選択信号ＲＳに変換され、内部列アドレスＩＣＡは
列デコーダ２０９により列選択信号ＣＳに変換される。
読出し／書込み処理回路２０５は、それら行選択信号Ｒ
Ｓ及び列選択信号ＣＳの示すアドレスのデータをセルマ
トリクス２０１から読出し、切替え信号Ｓ／ＰＳに従っ
てその読出しデータを内部バスライン２０４に出力す
る。この内部バスライン２０４上のデータはデータ保持
回路１０９により保持され、ＭＣＵ１０２は、このデー
タ保持回路１０９を経て読出しデータを取込む。

【００２８】ＭＣＵ１０２はＲＡＭ１０５への書込みを
行う場合、そのアクセス要求を示す信号を発生する。主
制御回路１０４はＭＣＵ１０２からＲＡＭ１０５に対す
るアクセス要求を示すインタフェース入力信号Ｉ／ＦＩ
を受けると、ＲＡＭ１０５のアクセスが可能な場合にア
クセス許可を示すインタフェース出力信号Ｉ／ＦＯを出
力する。ＭＣＵ１０２は、この信号Ｉ／ＦＯの入力に応
答して書込み信号ＭＷ、書込みデータＤ０〜Ｄ７、アド
レスＡ０〜Ａ１５を出力する。データＤ０〜Ｄ７はデー
タ保持回路１０９に保持されて内部ＭＣＵデータＤＩ０
〜ＤＩ７として出力され、アドレスＡ０〜Ａ１５はアド
レス保持回路１１０により保持されて内部ＭＣＵアドレ
スＡＩ０〜ＡＩ１５として出力される。一方、主制御回
路１０４はＭＣＵ選択を示す切替え信号Ｍ／ＮＳを出力
する。

【００２９】ＲＡＭ１０５の読出し／書込み制御回路２
０７は、この切替え信号Ｍ／ＮＳに従ってＭＣＵアドレ
スＡＩ０〜ＡＩ１５を入力し、これを内部行アドレスＩ
ＲＡ、内部列アドレスＩＣＡに変換する。内部行アドレ
スＩＲＡは行デコーダ２０８により行選択信号ＲＳに変
換され、内部列アドレスＩＣＡは列デコーダ２０９によ
り列選択信号ＣＳに変換される。内部ＭＣＵデータＤＩ
０〜ＤＩ７は内部バスライン２０４から読出し／書込み
処理回路２０５にパラレルに供給される。この読出し／
書込み処理回路２０５は、内部書込みパラレルデータ選
択を示す切替え信号Ｓ／ＰＳに従って書込み動作する状
態になり、内部バスライン２０４上のデータＤＩ０〜Ｄ
Ｉ７はセルマトリクス２０１における行選択信号ＲＳ及
び列選択信号ＣＳの示すアドレスに書込まれることとな
る。

【００３０】以上のように構成された本実施例のシステ
ムによれば、ネットワーク相手の通信もＭＣＵ相手の通
信と同様にメモリセルマトリクスを短時間で開放するこ
とができるようになる。

【００３１】そのようなメリットは図３にタイムチャー
トとして示す動作例により明解になるであろう。以下
に、その動作について説明する。

【００３２】概要は、最初と最後にネットワーク相手の
通信が行われ、その間にＭＣＵ相手の通信が行われる、
というものである。

【００３３】まずタイミングｔ1 では、切替え信号Ｍ／
ＮＳはネットワーク１０１側、切替え信号Ｓ／ＰＳはシ
リアル、アドレスＡＣ0 〜ＡＣ15は有効(valid）、とな
っており、その時、読出し信号ＮＲが主制御回路１０４
から出力される。これにより、セルマトリクス２０１の
データがシフトレジスタ２０３１，−２に格納される。
続いて、タイミングｔ2 において切替え信号Ｍ／ＮＳは
ＭＣＵ、切替え信号Ｓ／ＰＳはパラレルに切替えられて
セルマトリクス２０１は開放される。また、シフトレジ
スタ２０３１，−２にデータが格納されると、若干遅れ
てカウンタ回路２０６から転送クロックＲＤＣＬＫが出
力され、この転送クロックＲＤＣＬＫによってシフトレ
ジスタ２０３１，−２内のデータが順次シフトされ、シ
リアルデータＳＯＵＴとしてのネットワーク１０１への
送出が開始され、この動作はタイミングｔ6 まで続けら
れる。

【００３４】このように、ネットワーク１０１への転送
データはシフトレジスタ２０３１，−２に全てパラレル
に取込まれてしまうため、セルマトリクス２０１へのア
クセスがその直後に可能となる。

【００３５】タイミングｔ3 において、主制御回路１０
４からデータ取込み信号ＤＴが入力され、タイミングｔ
4 にてデータ転送クロックＷＤＣＬＫが出力され始め
る、つまりネットワーク１０１からの受信が始まるが、
その受信データはシフトレジスタ２０２１，−２へ取込
まれることになるので、セルマトリクス２０１はＭＣＵ
１０２に開放された状態のままである。

【００３６】したがって、ＭＣＵ１０２がタイミングｔ
5 にて読出し信号ＭＲを出力すると、これに応答して読
出し／書込み制御回路２０７が読出し信号ＩＲを出力
し、アドレスＡＩ０〜ＡＩ１５が有効となり、ＭＣＵ側
データＭＤとしてセルマトリクス２０１から読出され、
ＭＣＵ１０２に取込まれる。

【００３７】また、タイミングｔ7 にてＭＣＵ１０２が
書込み信号ＭＷを出力すると、読出し／書込み制御回路
２０７が書込み信号ＩＷを出力し、アドレスＡＩ０〜Ａ
Ｉ１５は有効となり、データＭＤとしてセルマトリクス
２０１に書込まれる。

【００３８】その後、ネットワーク１０１からのデータ
ＳＩＮのシフトレジスタ２０２１，−２２への書込みが
終りに近付いたタイミングｔ8 において、主制御回路１
０４により、切替え信号Ｍ／ＮＳがネットワーク側に切
替えられ、切替え信号Ｓ／ＰＳもシリアル側に切替えら
れ、ネットワーク側のアドレスＡＣ０〜ＡＣ１５が出力
される。その後、まもなくタイミングｔ9 において、ネ
ットワーク１０１からのデータをシフトレジスタ２０２
１，−２に書込むためのデータ転送クロックＷＤＣＬＫ
が停止され、タイミングｔ10にて書込み信号ＮＷが出力
され、Ｒ／Ｗ制御回路２０７から書込み信号ＩＷが出力
されて、シフトレジスタ２０２１，−２２内のデータが
セルマトリクス２０１に書込まれることとなる。

【００３９】以上の動作例から明らかなように、ネット
ワーク１０１に対するデータ通信の大方の時間をシフト
レジスタ２０２１，−２，２０３１，−２の存在により
ＭＣＵ１０２に対して開放することができる。

【００４０】なお、前記の例ではシリアルデータが２バ
イトの例を示したが、場合によって３バイト、４バイ
ト、それ以上のデータも考えられる。

【００４１】また、読出し／書込み用シフトレジスタや
その制御用カウンタ回路、セレクタ回路を必要とする
が、読出し／書込み用シフトレジスタを用いることで従
来例のシリアル／パラレル変換回路が不要となるため、
パターン面積を大きく占有する心配はない。

【００４２】図４は４バイトの例を示すものである。

【００４３】ここでは、ＲＡＭ１０３に２バイトずつの
セルマトリクスを内蔵している。４０１ａ，−ｂは各セ
ルマトリクスに対応するメモリセルユニットである。各
ユニット４０１はそのセルマトリクスと読出し／書込み
回路とシリアル／パラレルセレクタと行・列デコーダと
を含んでいる。各ユニット４０１に対応して書込み用シ
フトレジスタ４０２１ａ，−２ａもしくは４０２１ｂ，
−２ｂと読出し用シフトレジスタ４０３１ａ，−２ａも
しくは４０３１ｂ，−２ｂとが配設され、これら４バイ
ト分のシフトレジスタ全ての使用と２バイトだけの使用
とを切替えることで、４バイトのデータと２バイトのデ
ータとを選択的に取扱うことができるようになってい
る。

【００４４】４０４はその書込み動作の切替えを行うた
めのセレクタであり、主制御回路からのバイト数切替え
信号２／４Ｓによりオン／オフ制御される。ネットワー
ク１０１からの受信データＳＩＮが４バイトの場合、セ
レクタ４０４のバッファ４０４１をオン、バッファ４０
４２をオフにすることで、シフトレジスタ４０２１ａか
ら４０２２ａ→４０２１ｂ→４０２２ｂへ順にデータを
シフトさせてゆく。データＳＩＮが２バイトの場合、セ
レクタ４０４は同様の状態でシフトレジスタ４０２１
ａ，−２ａにのみデータを書込むか、あるいはセレクタ
４０４のバッファ４０４１をオフ、バッファ４０４２を
オンにすることで、シフトレジスタ４０４１ｂ，−２ｂ
にのみデータを書込む。

【００４５】４０５は読出し動作の切替えを行うための
セレクタであり、主制御回路からのバイト数切替え信号
２／４Ｓによりオン／オフ制御される。ネットワーク１
０１への送信データＳOUT が４バイトの場合、セレクタ
４０５のバッファ４０５１をオフ、バッファ４０５２を
オンにすることで、シフトレジスタ４０３１ａから４０
３２ａ→４０３１ｂ→４０３２ｂへ順にデータをシフト
させてゆく。データＳＯＵＴが２バイトの場合、セレク
タ４０４は同様の状態でシフトレジスタ４０３１ａ，−
２ａからのみデータを読出すか、あるいはセレクタ４０
５のバッファ４０４１をオフ、バッファ４０４２をオン
にすることで、シフトレジスタ４０３１ｂ，−２ｂから
のみデータを読出す。

【００４６】なお、４０６は対ＭＣＵ通信を行うための
内部データバス、４０７はＲ／Ｗ制御回路、４０８は読
出し、書込み各クロックＲＤＣＬＫ，ＷＤＣＬＫを生成
するカウンタ回路である。

【００４７】この実施例のように、４バイトのＲＡＭを
形成する場合、そのメモリセルマトリクスを２バイトず
つの２ブロック構成にすることにより、ＲＡＭの形状が
横長になることを防ぐことができる。

【００４８】また、上述したように、シリアルデータを
２／４バイト入力セレクタを通して入力すると、２／４
バイト入力切替え信号により２バイト、４バイトの双方
のシリアルデータについて取扱うことができる。

【００４９】さらに、メモリセルマトリクスのブロック
数と１ブロック内のバイト数の組合わせを変えてことに
より、扱えるシリアルデータの組合わせを任意に設定す
ることができる。

【００５０】図５はカウンタ回路２０６あるいは４０６
の内部構成の一例を示すものである。

【００５１】この図において、５０１は５段バイナリカ
ウンタ、５０２，５０３はＲＳフリップフロップを形成
するＮＡＮＤゲート、５０４はインバータ、５０５はＯ
Ｒゲートである。

【００５２】カウンタ５０１は、クロックＷＣＬＫまた
はＲＣＬＫによりカウント動作し、そのカウント値が１
０進数で「１６」未満のときはその出力ＭＳＢが“Ｌ”
になり、カウント値が同じく１０進数で「１６」になる
とその出力ＭＳＢが“Ｈ”（ハイレベル）になるもの
で、セット信号となるデータ取込み信号ＤＴの立下がり
によりリセットされる。ＮＡＮＤゲート５０２，５０３
からなるフリップフロップの出力はＮＡＮＤゲート５０
２へのデータ取込み信号ＤＴの立下がりにより“Ｈ”に
なり、ＮＡＮＤゲート５０３へのＭＳＢの立下がりによ
り“Ｌ”になる。この出力はインバータ５０４を通して
ＯＲゲート５０５の一入力端に入力され、他方の入力端
にはクロックＲＣＬＫまたはＷＣＬＫが入力されてい
る。

【００５３】よって、あるタイミングｔ'1においてデー
タ取込み信号ＤＴが立下がると、フリップフロップがセ
ットされて、インバータ５０４の出力が“Ｌ”になり、
クロックＷＣＬＫまたはＲＣＬＫがＯＲゲート５０５を
通過し、クロックＷＤＣＬＫもしくはＲＤＣＬＫとして
出力される。と同時に、カウンタ５０１がカウントを開
始し、そのカウント値がタイミングｔ'2において１０進
数「１６」になると、その出力信号ＭＳＢが“Ｌ”にな
る。そのため、フリップフロップの出力が“Ｌ”にな
り、インバータ５０４の出力が“Ｈ”になるため、ＯＲ
ゲート５０５の出力は“Ｈ”で一定となって、ここでク
ロックＷＤＣＬＫあるいはＲＤＣＬＫの出力が停止され
ることとなる。

【００５４】以上本発明の実施例について説明したが、
８ビット構成のメモリセルに限らず、１６ビット、３２
ビットなど８ビット構成以外のメモリセルに対しても有
効で、さらには通信用ＬＳＩのみに止まらず、シリアル
データを扱うＭＣＵなどへの応用も当然可能である。

【００５５】

【発明の効果】以上説明したように本発明によれば、シ
リアルに入力される書込みデータはシフトレジスタに溜
め込んでからセルマトリクスへ一括に出力するととも
に、シリアルに出力されるべき読出しデータはシフトレ
ジスタに一括に格納してしまい、その後はこのシフトレ
ジスタからシリアルに出力することができる。よって、
ネットワークのようなシリアルデータの通信を行うもの
が相手であってもその通信中にセルを開放することがで
きる。したがって、通信用ＬＳＩの高速化を図ることが
できることとなる。

【００５６】すなわち、ＭＣＵ間の相互データ通信を行
い、より高度な制御系を実現することを意図して通信用
ＬＳＩの開発が盛んになることが予想されるが、従来例
ではネットワーク側またはＭＣＵ側の一方が通信用ＬＳ
Ｉ内のＲＡＭをアクセスしている間、他方にはＲＡＭは
解放されない。さらにネットワーク側のデータの読出
し、書込みについては複数バイトのデータを扱うため、
そのＲＡＭの占有時間は多大なものとなるため高速性に
問題が生ずる。ところが、本発明を用いることによりＲ
ＡＭにシリアルデータを一括でアクセスできるため、従
来例に比べ高い処理速度を実現することが可能となるの
である。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る通信用ＬＳＩのブロ
ック図。

【図２】図１に示すＲＡＭの一構成例を示すブロック
図。

【図３】図１、図２に示す回路の動作を示すタイムチャ
ート。

【図４】図１に示すＲＡＭの他の構成例を示すブロック
図。

【図５】図２に示すカウンタ回路の一構成例を示すブロ
ック図。

【図６】図５に示すカウンタ回路の動作を示すタイムチ
ャート。

【図７】従来の通信用ＬＳＩのブロック図。

【図８】図７に示すＲＡＭの内部構成を示すブロック
図。

【符号の説明】

１０１ネットワーク１０２ＭＣＵ１０３通信用ＬＳＩ１０４主制御回路１０５ＲＡＭ１０６カウンタ回路１０７受信制御回路１０８送信制御回路１０９データ保持回路１１０アドレス保持回路２０１メモリセルマトリクス２０２１，２０２２書込み用シフトレジスタ２０３１，２０３２読出し用シフトレジスタ２０４内部バス２０５読出し／書込み処理回路２０６カウンタ回路２０７読出し／書込み制御回路２０８行デコーダ２０９列デコーダ４０１メモリユニット４０２書込み用シフトレジスタ４０３読出し用シフトレジスタ４０４，４０５セレクタ４０６内部バス４０７カウンタ回路

Claims

【特許請求の範囲】

【請求項１】セルマトリクスと、該セルマトリクスの１列分に対応する容量を有し、該セ
ルマトリクスからのデータをパラレルに入力し、その入
力データをシリアルに出力することが可能な読出し用シ
フトレジスタと、前記セルマトリクスの１列分に対応する容量を有し、外
部データをシリアルに入力し、その入力データを前記セ
ルマトリクスへパラレルに出力することが可能な書込み
用シフトレジスタとを備えている半導体記憶装置。
【請求項２】１列あたりがそれぞれ所定容量を有する第
１、第２のセルマトリクスと、前記１のセルマトリクスの１列分に対応する容量を有
し、外部データをシリアルに入力し、その入力データを
前記第１のセルマトリクスへパラレルに出力することが
可能な第１の書込み用シフトレジスタと、前記２のセルマトリクスの１列分に対応する容量を有
し、外部データもしくは前記第１の書込み用シフトレジ
スタの出力データをシリアルに入力し、その入力データ
を前記第２のセルマトリクスへパラレルに出力すること
が可能な第２の書込み用シフトレジスタと、前記外部データを前記第１、第２のセルマトリクスへ選
択的に入力する第１のセレクタ回路と、前記第１のセルマトリクスの１列分に対応する容量を有
し、該セルマトリクスからのデータをパラレルに入力
し、その入力データをシリアルに出力することが可能な
第１の読出し用シフトレジスタと、前記第２のセルマトリクスの１列分に対応する容量を有
し、該セルマトリクスからのデータをパラレルに入力
し、あるいは前記第１の読出し用シフトレジスタからの
データをシリアルに入力し、その入力データをシリアル
に出力することが可能な第２の読出し用シフトレジスタ
と、前記第１、第２のシフトレジスタの出力を選択的に外部
へ出力する第２のセレクタ回路とを備えている半導体記
憶装置。