JPS63286033A

JPS63286033A - ２個のデータバス間のデータの伝送を助けるための装置

Info

Publication number: JPS63286033A
Application number: JP63102309A
Authority: JP
Inventors: ベンカトラマン・イェール; スニル・ピー・ジョシ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-04-30
Filing date: 1988-04-25
Publication date: 1988-11-22
Also published as: EP0290172A3; EP0290172A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景この発明はＦＩＦＯの分野に関る、ものであり、特に異
なる大きさの２個のバスの間でいずれかの方向へデータ
を伝送しさらにワード境界を変え得るＦＩＦＯの分野に
関る、ものである。

データがローカルエリアネットワークに接続される端末
または他の装置へ送られたりそれらから受信される通信
用途では、データ経路は異なる大きさであったりトラン
ザクションのタイミングがバッファ動作を必要とる、状
況がしばしば生じる。

すなわち、典型的にはネットワークメディアへの伝送デ
ータのコード化とネットワークメディアから受信された
データのデコードとを扱うインターフェイス回路から入
ってくるデータ経路はホストマイクロプロセッサのよう
なローカルＣＰＵへのおよびそこからのデータ経路とは
異なる大きさである。典型的なアーキテクチャは、メデ
ィアインターフェイスがネットワークメディアの制御を
獲得してデータを伝送る、ように要求る、ような時が来
るまで、データをバッファ記憶してローカルメモリで伝
送されるようにる、ことである。逆に、データがネット
ワークのどれか他のユニットから受信されると、ローカ
ルＣＰＵがローカルメモリからデータを得てそれに基づ
いて作動る、機会を有る、ような時が来るまで、データ
はローカルメモリにストアされる。したがって、ローカ
ルメモリはルベルのＦＩＦＯバッファ動作を提供る、。

しかしながら、他のレベルのＦＩＦＯバッファ動作は、
データ経路幅が変えられ得るように伝送方向および受信
方向の両方に提供されなければならない。典型的には、
メディアインターフェイスからのデータ経路幅は８ビツ
ト幅であるが、ローカルメモリへのおよびそこからのデ
ータ経路幅は３２ビット幅である。したがって、４個の
バイトがメモリへの書込に適る、３２ビツトワードにア
センブルされてしまうまで４個のシーケンシャルに受信
された８ピツ小バイトを一時的にストアる、ことが必要
である。逆に、３２ビツトワードがネットワークをわた
って伝送されるとる、と、そのワードを一時的にストア
しながら個々の８ビツトバイトがシーケンシャルに伝送
されることか必要である。

カリフォルニア州すニーベイルのアドバンスト・マイク
ロ・デバイシイズ（ＡｄｖａｎｃｅｄＭｉｃｒｏ　　Ｄ
ｅｖｉｃｅｓ）により製造されるＡＭＤ　７９９０のよ
うな公知の集積回路はＦＩＦＯバッファ動作およびデー
タ経路幅の変更を提供る、。この集積回路イーサネット
（Ｅｔｈｅｒｎｅｔ）（登録商標）コントローラの内部
アーキテクチャは８ビツトないし１６ビツトデータ経路
エクスパンダが後に続く８ビツトイン／８ビツトアウト
ＦＩＦＯに備えている。しかしながら、ネットワークや
、上で特に言及された機械が実現不能である他の用途で
有用である成る特徴が存在る、。

たとえば、゛伝送したり受信したりる、ために同じ回路
を使用可能であること、データストリームの書込を始め
ることになる境界として８ビツトバイトのいずれかも使
用可能であること、および８ビツトバイトを左から右ま
たは右から左へ書込んで３２ビツトワードをアセンブル
る、ことが可能であることは有用である。最後に言及さ
れた特徴は、データバス幅の変化のための回路が２つの
非常に人気のあるマイクロプロセッサ、すなわちＩｎｔ
ｅｌ　　１ＡＰＸ８０８６およびＭ　ｏ　ｔ　ｏ　ｒ　
ｏ　ｌ　ａ６８０２０とともに使用されることを可能に
る、柔軟性を提供し、これらマイクロプロセッサの各々
は右端のＷットが最上位のビットであるかそれとも最下
位のビットであるかに対し異なる約束を使用る、。

したがって、データ経路幅を変えて他のオプションを組
入れ得て、異なるモードの動作を宵る、それ以上のシス
テムと互換性がある装置を作るフレキシブルなＦＩＦＯ
アーキテクチャが必要になっている。

発明の概要この発明の教示に従えば、各々がその入力にマルチプレ
クサ制御のアクセスができる一連の８ビツトレジスタが
提供される。各マルチプレクサは対応る、レジスタのデ
ータ入力に選択的に結合される３個の人力を有る、。こ
れら入力の１つは対応る、レジスタの出力である。第２
の入力は８ビツト双方向バスに結合される。各マルチプ
レクサの第３の入力は３２ビツト双方向バスからの選択
されたグループの８ビツトに結合される。

レジスタの出力は一緒に２個の３２ビツトバスへ集めら
れる。これらバスはマルチプレクサにより３２ビツト双
方向バスに選択的に結合される。

もちろんこの発明の教示は、入力データパスの幅が８ビ
ツト以外の他の幅になり得ること、および出力データパ
スが３２ビツト以外の幅になり得ることを考慮に入れて
いる。

入力マルチプレクサの選択入力は８ビツト双方向バスに
到来る、各バイトが８個のレジスタの正しいものへと導
かれるような方法でマルチプレクサを制御る、制御回路
により制御される。それらバイトは３２ビツトワードが
ロードされるまで隣接る、レジスタヘシーケンシャルに
ロードされる。

後で到来る、バイトは順に並んだ次の４個のレジスタヘ
シーケンシャルにロードされる。３２ビツトワードを構
成る、バイトのシーケンスは外部源から供給される２バ
イト選択ビットにより選択されるようなｌノジスタのい
ずれかで始まり得る。レジスタを埋める順序は、レジス
タが左から右へまたは右から左へ埋められ得るように逆
にされ得る。

パス制御３状態論理は、適当な方向へのデータの流れが
同じバスに結合される受信および送信回路の間で競合せ
ずに達成され得るように８ビツトおよび３２ビツト双方
向バスを制御る、。

好ましい実施例の詳細な説明第１図を参照る、と、この発明のシステムの少なくとも
１つの利用がある、システムのブロック図が示されてい
る。第１図のシステムは高速ローカルエリアネットワー
クのインターフェイスである。ネットワークメディアは
一般に光ファイバであり、電子から光へのドライバおよ
びレシーバはＦＯＸユニット２０により表わされている
。受信されたデータはデコードされ、伝送されるべきデ
ータはＥＮＤＥＣユニット２２でコード化される。

ＦＯＲＭＡＣ２４は特定のネットワークのプロトコルま
たはトポロギー特定機能を実現る、メディアアクセス制
御器である。Ｆ　ＯＲＭＡ　Ｃは、スタティックＲＡＭ
バッファメモリ２８への３２ビツトデータ経路を制御る
、データ経路制御器ＤＰＣ２６で８ビツトデータを処理
る、。バッファメモリ２８へのアドレス経路はＲＡＭバ
ッファ制御器３０により制御される。ノードプロセッサ
３２はマイクロプロセッサを含む集積回路の集合であり
、ＲＢＣ，ＤＰＣおよびＦＯＲＭＡＣを制御る、よ°　
うに働く。バッファメモリは、ネットワークから受信さ
れてホストシステムへ向かうデータと、ホスト３４によ
りネットワークをわたって送り出されてネットワークの
別なユニットへ向かうデータとを一時的にバッファ記憶
る、。

データ経路制御器２６のアーキテクチャは第２図に示さ
れる。８ビツトないし３２ビットＰＩＦ０は３６で示さ
れている。このＦＩＦＯはＹバス３８で８ビツトデータ
を受信および送信る、。ＦＩＦＯはＤバス４０で３２ビ
ツトデータを受信および送信る、。両方のバスはまたパ
リティピットを搬送し、それらはバス４２および４４で
別々に示されかつ従来のパリティ検査器４６および４８
により扱われる。これらパリティ検査器およびパリティ
ビットについてこれ以上の言及はなされないが、その理
由は当業者にはこの回路の詳細が認識できるし、この回
路の存在がこの発明にとっては重大なものではないから
である。

バス３８上のデータはＦｏＲＭＡＣ２４から受信されか
つそこへ伝送されるが、バス４０上のデータはバッファ
メモリ２８へ伝送されかつそこから受信される。アドレ
スバス５０、読出／書込制御信号５２およびチップ選択
制御信号５４はＲＢＣ３０により制御される。ＦＩＦＯ
はＦＩＦＯ制御論理５６を介して制御される。ＦＩＦＯ
制御論理５６の根本的な目的は、ＦＩＦＯでバストラン
シーバの３状態機能を制御る、ことおよび３２ビツトワ
ードが始まるバイト境界ばかりでなく種々のマルチプレ
クサや増分および減分順序を制御る、ことである。この
論理の詳細は第５図の検討と関連してより明瞭になるで
あろう。ＦＩＦＯ制御はまた１個の３２ビツトワードが
入来る、８ビツトバイトからいつアセンブルされたかを
決定る、ための論理を含み、ＲＢＣに対しＤＷＲＲＥ　
Ｑ信号を主張してＤＰＣがメモリ２８への書込サイクル
を望んでいることを示す。この書込サイクルが認められ
ると、ＲＢＣは信号ＤＷＲＡＣＫを活性化る、。ＦＩＦ
Ｏ制御回路５６はまた、Ｙバス３８で８ビツトバイトと
して伝送る、ためにＤＰＣがＤＭＡサイクルでメモリ２
８からの３２ビツトワードでいっそのＰＩＦＯ３６を埋
める準備ができるかを決定る、ための論理を含む。ＲＢ
Ｃが次の３２ビツトワードのアドレスをその続出要求に
応答してアドレスバス５０で伝送されるようにし、かつ
ライン５２および５４で制御信号を適当に制御る、と、
ＲＢＣは読出要求に応答る、ＤＲＤＡＣＫＳ信号を活性
化る、。

ＦＩＦＯ制御論理５６に結合される他の信号の意味とタ
イミングは、この発明の教示の文脈でよりよく理解され
るように、Ｐ　Ｉ　ＦＯ３６の内部詳細が論じられると
きに論じられるであろう。

第３図を参照る、と、受信のみのＦＩＦＯのブロック図
が示されている。データは８ビツトＹバスにシーケンシ
ャルな８ビツトバイトでネットワークから到来る、。こ
のデータはバイトクロック信号ＢＣＬＫの各サイクルで
８個の８ビツトレジスタＲＯないしＲ７の１つにシーケ
ンシャルにクロックされる。いずれか特定のデータバイ
トを受信る、レジスタＲＯないしＲ７のうちの特定の１
個はいずれか特定の瞬間にＹカウンタ６０の状態に依存
る、。これが行なわれる態様は、バス６２とバス６２が
結合されるデコーダ６４を介る、。

バス６２上の２進値は、その２進値を変換してバス６６
の出力ラインの１つを活性化る、デコーダ６４によりデ
コードされる。これら出力ラインは複数のマルチプレク
サＭＯないしＭ７の選択ラインに結合される。各マルチ
プレクサは２個の入力と１個の出力を有る、。一方の入
力はＹバスに結合され、他方の入力は特定のマルチプレ
クサにより受けもたれるレジスタの出力に結合される。

各マルチプレクサの出力はレジスタＲＯないしＲ７のう
ちの１つのＤ入力に結合される。各マルチプレクサは、
２個の入力のうちのどちらが出力に結合されるかを制御
る、制御信号を受信る、選択入力を有る、。第３図の実
施例においては、いずれか特定のマルチプレクサに対し
選択入力がアクティブであると、そのマルチプレクサは
それのＹバス人力を選択して対応る、レジスタの０人力
に結合る、。バス６６のデコーダ６４からの信号は、こ
れら８個のマルチプレクサのうちのどれがＹバスに結合
されるその入力を選択してそれの対応る、レジスタの入
力に結合る、かをＩａｌ　御る、。いずれか特定の時間
で、バス６６のラインのうちの１つだけがアクティブで
あり、かつマルチプレクサのうちの１つだけが対応る、
レジスタのデータ入力にＹバスを結合る、であろう。他
のマルチプレクサはすべて対応る、データレジスタのデ
ータ出力に結合される入力を対応る、データレジスタの
データ入力へ逆に結合しそれによりそのような各レジス
タの内容を逆にレジスタへ再クロッキングる、。したが
って、カウンタ６０がその種々の状態を通って循環る、
と、順に並ぶ各マルチプレクサはＹバスを対応る、レジ
スタのデータ入力に接続る、。その結果、Ｙバスに到来
る、各新たなバイトは新たなレジスタにクロックされる
が、他のレジスタはすべてそれらの内容を不変のまま保
持る、。

カウンタ６０は、２ビツトＢＹＴＥ　　５ＥＬＥＣＴ信
号によって０から３までのいずれか特定の数に初期化さ
れ得る。ＢＹＴＥ　　５ＥＬＥＣＴバスでの値は、ＢＹ
ＴＥ　　５ＥＬＥＣＴ　　ＣＴＬ信号の活性化により信
号を送られると各４バイトサイクルの初めにＹカウンタ
６０ヘロードされる。

その後で、ＹカウンタはＣＮＴ　　ＤＬＲ制御の論理状
態により決定されるようなアップまたはダウン方向のい
ずれかでＢＣＬＫ信号のサイクルをカウントる、。ＷＯ
ＲＤ　　ＳＥＬ信号は、ＢＹＴＥＳＥＬＥＣＴの論理状
態と関連してどの３２ビツトワードがバス６６のライン
によりアドレスされることになるかを示す。言換えると
、ＷＯＲＤＳＥＬ信号とＢＹＴＥ　　５ＥＬＥＣＴビツ
トは共に４バイトサイクルごとの開始でのバス６６のラ
インの状態の初期設定を規定る、。これにより３２ビッ
トワードは種々のバイトの境界で開始されることが可能
となり、すなわちＲＯないしＲ３にストアされる３２ビ
ツトワードはレジスタＲＯないしＲ３のいずれかで始ま
り得て他のレジスタをシーケンシャルに埋める。さらに
、カウンタ６０はアップまたはダウンのいずれかをカウ
ントし得る。これにより３２ビツトのワードは、４個の
レジスタＲＯないしＲ３またはＲ４ないしＲ７のいずれ
かで始まって、さらにそれらの最上位ビ・ソトを右また
は左のいずれかへ進めることが可能になる。これは重要
な互換性特徴であり、ネ・ソトワークインターフェイス
および特にＦＩＦＯがホストとして種々の人気のある３
ビツトマイクロプロセツサとともに使用されることを可
能にる、。２個の最も人気のある３２ビツトマイクロプ
ロセツサは、それらの３２ビツトワードの最上位ビット
カｊ左にあるかまたはそれとも右にあるかに関して反対
のフォーマットを使用る、。

各３２ビツトワードの４個のレジスタの出力は３２ビツ
トバスに集められてマルチプレクサ６８の２個の入力の
一方に入力される。このマルチプレクサは２個の入力を
何し、その各々は４個のレジスタの一方のグループに結
合され、それらレジスタはそれらの出力が３２ビツトバ
ス７０および７２の一方として集められている。マルチ
プレクサ６８の３２ビツト出力はデータバス４０に結合
される。第３図には４個のパリティビットが含められて
おり、そのため出力バスは３６ビツト幅である。従来の
パリティ発生回路は示されていない。

ライン７４の１ビット選択信号はこれらバス７０または
７２のうちのいずれが出力のために選択されるかを決定
る、。

第４図を参照る、と、この発明の教示に従った伝送のみ
のＦＩＦＯが示されている。この回路では、３２ビツト
のデータはバッファメモリのデータボート（示されてい
ない）からバス４０で入る。

この３２ビツトデータワードは４個の補助バスで銘々８
ビツトの４個のバイトに分割される。補助バス８０はビ
ットＯないし７を搬送し、補助バス８２はビット８ない
し１５を搬送る、。補助バス８４はビット１６ないし２
３を搬送し、補助バス８６はビット２４ないし３１を搬
送る、。これら４個の補助バスは各々８個のマルチプレ
クサＭＯないしＭ７のうちの１個の１個の入力に結合さ
れる。これらマルチプレクサはそれらの出力が８個のデ
ータレジスタＲＯないしＲ７のデータ入力に結合され、
その各々は８ビット幅である。これら８個のデータレジ
スタのデータ出力は対応る、マルチプレクサの入力のう
ちの１個に結合され、データレジスタの内容が成る時に
一定に保持されることを可能にる、。各データレジスタ
のデータ出力はまたマルチプレクサ９０の８個の個々の
８ビット人力に結合される。

マルチプレクサ９０の目的は、８ビットＹバス３８での
出力のために８ビツトバスのうちの１個を選択る、こと
である。出力る、ためにマルチプレクサ９０により選択
されるレジスタＲＯないしＲ７からの８ビツトデータ出
力のうちの特定の１個はバス９２で選択信号により制御
される。これら選択信号はカウンタ６０により駆動され
るデコーダ６４の出力により制御される。カウンタ６０
およびデコーダ６４がＹバスでの出力のために種々のマ
ルチプレクサ入力の選択を制御る、態様は、第３図に対
し説明されたものと厳密に同一である。

第５図を参照る、と、データの流れの方向に依存して８
ビツトから３ビット−＼およびその逆へデータ経路の幅
を変える双方向ＦＩＦＯの図が示されている。８ビツト
Ｙバス３８はバスレシーバ９４およびバスドライバ９６
に結合される。各回路の入力がその出力から分離される
制御信号の制御のもとでは、これら回路の各々は高イン
ピーダンス状態に入るための容量を有る、。これにより
、回路によってバスを逆にロードしてデータを反対方向
に駆動しなくてもＦＩＦＯを介る、データの流れの方向
が変えられる。

第５図の回路の動作を理解る、ために、８ビツトＹバス
３８から３２ビツトＤバス４０へのデータの流れがまず
吟味される。この方向へのデータの流れは、ＤＡＶＡＬ
　Ｉ　Ｄ制御信号がパスレシーバ９４が非高インピーダ
ンス状態にあるような状態にあることを必要とる、。Ｄ
ＡＶＡＬ　Ｉ　Ｄ信号がそのような状態にあると、ＤＷ
ＲＡＣＫおよびＸＦＲＢＹＴＥ信号は、ＡＮＤゲート１
００がバスドライバ９６を高インピーダンス状態にさせ
て、それによりバスドライバ９６がＹバス３８を逆にロ
ードる、ことを防ぐような状態にある。ＤＡＶＡＬＩＤ
信号はメディアアクセス制御器２４から来て、いつ有効
な情報が入力のためにＹバスに存在る、かを示す。

パスレシーバ９４の出力は８個のマルチプレクサＭＯな
いしＭ７のＹ入力に結合される。これらマルチプレクサ
のデータ出力は８個のデータレジスタＲ１ないしＲ８の
データ入力に結合され、それらの各ｌは８ビツト幅であ
る。各データレジスタのデータ出力は対応る、マルチプ
レクサのホールドすなわちＨ入力へ逆に結合されかつ２
個の３２ビツトバス７０および７２の一方により３２ビ
ツトワ一ド選択マルチプレクサ９８に結合される。

これらバスの各々は各レジスタの出力の８ビツトをバス
の４個のバイト位置のうちの１個で集めて３２ビツトワ
ードを構成る、。たとえば、レジスタＲ５の出力からの
８ビツトはビット位置０ないし７を占存し得るが、レジ
スタＲ６からの８ビツトはビット位置８ないし１５を占
有る、。

マルチプレクサ９８はバス７０かバス７２のいずれかを
選択してバスドライバ１０２により３２ビツト出力バス
４０に結合る、。２個のバスのうちどちらが選択される
かについての制御は排他的ＯＲゲート１０４から出力さ
れる５ＥＬＥＣＴ信号に属る、。このゲートはその入力
がカラン、り１０６の出力の一方に結合され、このカウ
ンタ１０６は可能化されるとバイトクロック信号ＢＣＬ
ＯＣＫの周期ごとでトグルる、１ビツトカウンタである
。カウンタ１０６はＭＡＳＴＥＲＲＥＳＥＴ信号を受信
る、ように結合されるリセット入力を有る、。この信号
は出力が上がってシステムがリセットされると生じ、カ
ウンタの出力を強制的に既知の状態にる、。これはバス
７０または７２の既知の一方が選択されることを引き起
こす。カウンタ１０６はまたＯＲゲート１０７から出力
信号を受信る、ように結合される可能化入力を有し、こ
のＯＲゲート１０７はその入力が信号ＤＲＤＡＣＫおよ
びＤＷＲＡＣＫを受信る、ように結合される。これらの
信号はバッファメモリでの続出および書込トランザクシ
ョンのための肯定応答信号として働く。ＤＷＲＡＣＫ信
号はバッファメモリへの書込トランザクションのために
書込要求信号に応答して発生され、それはＢＣＬＫ信号
の２サイクルの間続く。ＤＷＲＡＣＫがアクティブであ
ると、カウンタ１０６は２クロツクサイクルの間可能化
され、その出力ライン１０９は一方のクロックサイクル
の間は「０」であり、ＤＷＲＡＣＫがアクティブである
他方のクロックサイクルの間は「１」である。信号ＣＬ
ＳＢの状態は、バス７０かバス７２のどちらが先に選択
されるかについて制御る、ように、ライン１１１上の５
ＥＬＥＣＴ信号の状態を決定る、。信号ＣＬＳＢは、排
他的ＯＲゲー１−１０４とカウンタ１０６を介してＤバ
ス４０で出力る、ために２個のバス７０または７２のう
ちどちらが最初に選択されるかを制御る、。ＣＬＳＢ信
号は、最下位バイトがレジスタチェーンＲ１ないしＲ８
の左端にストアされるかそれとも右端にストアされるか
を制御し、さらにレジスタが埋められる方向、すなわち
左から右へかそれとも右から左へかを制御る、。

バスドライバ１０２の高インピーダンス状態制御入力は
入力として信号ＲＣＶＤＡＴＡおよびＤＷＲＡＣＫを有
る、ＡＮＤゲート１０６の出力により制御される。ＲＣ
ＶＤＡＴＡ信号はメディアアクセス制御器からの信号で
あり、この信号はデータ経路制御器にパケットの受信が
始まったことを示す。この信号はすべてのパケットの境
界を限る。この信号がハイであると、ＤＰＣはそれ自体
がＹバでデータを受信る、ように準備る、。ＲＣＶＤＡ
ＴＡがハイである間は、ハイのＤＡＶＡＬＩＤ信号はＹ
バス上のデータが有効であることを示す。ＤＡＶＡＬ　
ｒＤ倍信号有効なバイトがＹバス上に置かれる度ごとに
ハイになるパルスである。

ＲＣＶＤＡＴＡがローであると、それはそのパケットに
対る、パケットの受信が終わりであることを示す。

ＡＮＤゲート１０６への他方の入力はＲＡ　Ｍバッファ
制御器（ＲＢＣ）からの信号である信号ＤＷＲＡＣＫで
あり、それは書込トランザクションのために第１図のメ
モリ２８にアクセスる、ためにＤＰＣからの要求に応答
して発生されてＦＩＦＯを空にる、。この書込トランザ
クションのための要求信号とそれを発生る、ための論理
は示されていないが、４個の８ビツトバイトの３２ビツ
トワードが受信されて２組の４個のレジスタＲ１ないし
Ｒ４またはＲ５ないしＲ８のうちの一方にストアされる
と、そのような要求信号を発生る、ための論理の設計を
当業者は認めるであろう。ＤＷＲＡ　ＣＫ信号は、ＲＢ
Ｃからバッファメモリ２８へのアドレスバス上のアドレ
スが有効であるＢＣＬ　Ｋの２クロツクサイクルの間、
ＢＣＬＫ信号と同期してハイになる。ＤＷＲＡＣＫがハ
イのＲＣＶＤＡＴＡ信号と同時にハイになると、ＡＮＤ
ゲート１０６はパイドライバ１０２を活動状態にし、そ
れによりマルチプレクサ９８により選択されるどの３２
ビツトででもＤバスを駆動る、。

この受信データ方法の間のＦＩＦＯレジスタのローディ
ングは第５図の最上部に示される論理により制御される
。レジスタＲ１ないしＲ８のローディングは通常はＢＹ
ＴＥ　　５ＥＬＥＣＴ　　ＢＩＴＳバス１３０を介して
ノードプロセッサによりＤＰＣへとロードされるどんな
レジスタ番号からでもシーケンシャルに行なわれる。こ
れが行なわれる態様は、通常３２ビツトワード（１度に
８ビツト）の受信のために各新たな受信サイクルの始ま
りでバス１３０を介してマルチプレクサ１１６へ１個の
人力でＲ１かまたはＲ８のアドレスのいずれかを提出る
、ことである。マルチプレクサ１１６はバス１３８上の
ＢＹＴＥ　　５ＥＬＥＣＴＣＴＬ信号を介して制御され
て、各受信サイクルの始まりに出力バス１２０で提出る
、ためにバス１３０上のデータを選択る、。バス１３０
上のこのデータは通常は新たな３２ビツトワードの受信
の始まりでのレジスタＲ１またはレジスタＲ８のアドレ
スであるが、このバイトの境界は各新たな受信サイクル
の始まりでバス１３０に異なるレジスタのアドレスを置
くことによりノードプロセッサにより変えられ得る。

バス１２０上のデータはバス１２０を介して増分カウン
タ１３２に入力され、さらに３個の排他的ＯＲゲート１
３９．１４１および１４３を介して３ないし８デコーダ
１２２の人力に与えられる。

排他的ＯＲゲートは、ＣＬＳＢ信号が論理「１」である
ときにバス１２０上の３個のビットをすべて反転る、よ
うに働く。これは、レジスタが埋められる方向を右から
左方向に変える効果を有る、。

ＣＬＳＢが論理「０」であると、レジスタは左から右へ
埋められる。排他的ＯＲゲート１３９．１４１および１
４３の出力は３ないし８デコーダ１２２によりデコード
され、このデコーダ１２２はアドレスをデコードして出
力バス１２４でその出力ラインのうちの１つを活動状態
にる、。このバスは一般に１２５で示される複数個のＡ
ＮＤゲートと、第５図においてそこにＬの付いたボック
スにより示される複数個の論理ユニットに結合される。

これら論理ユニットＬの目的は、マルチプレクサＭＯな
いしＭ７の選択入力を制御る、ことである。１２５で示
されるＡＮＤゲートの目的は、有効なデータがＹバス上
に存在る、ときにバス１２４上のデータにより規定され
る論理ユニットＬのうちの１個・を選択的に可能化る、
ことである。

各論理ボックスの設計は第６図に示されるようなものか
またはその同等物であり得るが、この設計の詳細はこの
発明にとって重大ではない。１２５で示されるＡＮＤゲ
ートの各々からは１個の出力があり、各ＡＮＤゲートは
その入力の一方がデコーダ１２２からの出力の一方に結
合され、さらに他方の入力がＤＡＶＡＬ　ＩＤ信号を受
信る、ように結合される。１２５で示されるＡＮＤゲー
トの結合された出力はバス１２７に集められる。デコー
ダ１２２により選択されると１２５で示されるＡＮＤゲ
ートの１個からの出力の各々は論理ユニットＬのうちの
対応る、１個の１方の入力に結合され、対応る、マルチ
プレクサにそのＹ入力を選択させて対応る、レジスタの
データ入力へ結合る、ようにる、。第６図の人力１２６
の活性化は対応る、マルチプレクサにＹバス３８に結合
されるその入力を選択させ、ライン１２９上の５ＥＬＥ
ＣＴ　　Ｙ信号を活性化る、ことにより対応る、レジス
タのデータ入力に結合る、。入力ライン１２８の活性化
は対応る、マルチプレクサにＤバスからの選択された８
ビツトに結合されるその入力を選択させ、ライン１３１
上の５ＥＬＥＣＴ　　Ｄ信号を活性化る、ことにより対
応る、レジスタのデータ入力に結合る、。先に述べたよ
うな場合には、Ｙバスからの受信が考えられている。そ
のような場合、最初の３２ビツトワードの最初の８ビツ
トの受信が始まると、バス１３０上のＢＹＴＥＳＥＬＥ
ＣＴビットにより選択されるして印された論理ボックス
のどれもがその人力１２６がデコーダ１２２により活性
化され、かつ対応る、マルチプレクサにそのＹ入力を選
択させるであろう。

ＢＹＴＥ　　５ＥＬＥＣＴ　　ＢＩＴＳ制御バス１３０
上に他のレジスタを選択る、ノードプロセッサからのデ
ータがなければ、Ｒ１かまたはＲ８のレジスタアドレス
のいずれかがバス１３０上にあり、このバス１３０は選
択されたようにＲ１またはＲ８がＹバスからの最初の８
ピツ、トでロードされるようにる、であろう。どちらの
レジスタがロードされるかは、そのホストコンピュータ
が最下位８ビツトがホストプロセッサにより使用される
３２ビツトワードの左にある型かそれとも右にある型に
か、さらに受信された最初の８ビツトが８個の最下位ビ
ットであるかそれとも８個の最上位ビットであるかに依
存る、。ノードプロセッサはバス１３０上のデータを適
当に制御る、ようにプログラミングされ、いずれの特定
の用途でも使用されているホストプロセッサの型に責任
を持つようになる。

レジスタをシーケンシャルに埋めることはカウンタ１１
７およびバス１３８上のＢＹＴＥ　　５ＥＬＥＣＴ　　
Ｃ０ＮＴＲ０Ｌ信号により達成される。

排他的ＯＲゲート１３９．１４１および１４３の入力に
結合されるバス１２０上の３個のビットはまたカウンタ
１１７の増分入力に与えられる。このカウンタはカウン
ト入力がバイトクロック信号を受信る、ように結合され
、さらにまた可能化入力がＯＲゲートの出力に結合され
、このＯＲゲートはＸＦＲＢＹＴＥ信号に結合される入
力とＤＡＶＡＬＩＤ信号に結合される人力とを有る、。

ＤＡＶＡＬＩＤ信号は上で説明されており、有効な情報
がＹバス上に存在る、度ごとにカウンタがバス１２０上
のビットを増分る、ことを可能にる、。

ＤＡＶＡＬＩＤ信号は、Ｙバス上で入来パケットに８ビ
ツトバイトが存在る、と同じ数のＢＣＬＫサイクルの間
はハイのままである。ＸＦＲＢＹＴＥ信号は、レジスタ
Ｒ１ないしＲ８からＹバスを出るデータの伝送の間カウ
ンタがバス１２０上のビットを増分る、ことを可能にる
、。ＸＦＲＢＹＴＥ倍信号、ＲＤＹＴＢＹＴ信号がアク
ティブのときのみアクティブであり、さらにＹバス上に
置かれるべき８ビットバイトが存在る、のと同じ数のク
ロックサイクルの間アクティブであり得る。

Ｙバスからのデータの受信の間、ＢＣＬＫの最１刀のク
ロックサイクルでは、ライン１３８」二のＢＹＴＥ　　
５ＥＬＥＣＴ　　Ｃ０ＮＴＲ０Ｌ信号はノードプロセッ
サにより制御されてバス１３０上のＢＹＴＥ　　５ＥＬ
ＥＣＴビツトの選択を引き起こす。ＢＣＬＫの第２のク
ロックサイクルの間、ノードプロセッサはＢＹＴＥ　　
５ＥＬＥＣＴ　　Ｃ０ＮＴＲ０Ｌ信号を制御して、マル
チプレクサ１１６にバス１１９上のデータを選択させて
バス１２０に結合る、ようにる、。第１のクロックサイ
クルの間、バス１２０上のデータはバス１３０でＢＹＴ
Ｅ　　５ＥＬＥＣＴビツトでコード化される。レジスタ
アドレスであった。このアドレスはカウンタ１１７によ
り増分されてバス１１９上に提出された。したがってラ
イン１３８上のＢＹＴＥ　　５ＥＬＥＣＴ　　Ｃ０ＮＴ
Ｒ０Ｌ信号がマルチプレクサ１１６にバス１１９上のア
ドレスを選択させるように変えられるときには、そのア
ドレスは既に増分されてしまっており、そのためバス１
１９上のアドレスはバス１３０上に最初に提出されたア
ドレスから１だけ増分される。各後に続くバイトクロッ
クサイクルでも類似る、増分が生じる。

３２とットワード境界以外のバイト境界からＦＩＦＯを
埋めることが可能であることはしばしば有用である。言
換えると、特定の状況ではレジスタＲ１から始める代わ
りにレジスタＲ２で始めて左から右へＦ、　Ｉ　Ｆ　Ｏ
を埋めることか望ましいこともあり得る。この特徴を実
現る、ために、ノードプロセッサは４個のレジスタのグ
ループでそのレジスタを識別る、ＢＹＴＥ　　５ＥＬＥ
ＣＴ　　ＢＩＴＳ制御バス１３０に２ビツトを置いてＹ
バスから埋め始めることになる３２ビツトワードをスト
アし得る。次にノードプロセッサ３２はまたライン１３
８上のＢＹＴＥ　　５ＥＬＥＣＴ　　Ｃ０ＮＴＲ０Ｌ信
号を活性化し、バス１２０に与えるようにマルチプレク
サ１１６にバス１３０に結合されるその入力を選択させ
る。したがってデコーダ１２２は、論理ボックスＬの適
当な１個かその対応る、マルチプレクサにそのＹバス入
力を選択させることを引き起こす。次のＢＣＬＫサイク
ルでは、バス１２０上のこのバイト選択データはカウン
タ１１７によりまたけ増分される。レジスタを埋める方
向がＣＬＳＢ信号の状態により確立されるように右から
左であるならば、排他的ＯＲゲート１３９．１４１およ
び１４３はバス１２０上のビットを反転させ、それによ
りバス１２０上のアドレス各増分が結果としてデコーダ
１２２の人力でのアドレスの減分を生じるようにさせる
。このように３２ビツトワードに対る、種々のバイトの
境界は増分され得る。

ホストプロセッサから出てネットワークを渡るデータ伝
送は、ＦＩＦＯがＤバス４０でバッファメモリ２８から
到来る、３２ビツトデータワードをＹバス３８でシーケ
ンシャルに伝送される一連の８ビツトバイトに変換る、
ことを必要とる、。

この方法における第１のステップは、Ｄバス４０からの
隣接る、８ビツトバイトでレジスタＲ１ないしＲ８をロ
ードる、ことである。この方法は゛ＤＲＴＡＣＫ信号が
アクティブになるときに起こる。

この信号はＤバス上にバッファメモリからの有効なデー
タが存在る、ことを示していた。ＤＲＤＡＣＫ信号は伝
送を実施る、ためにＤＰＣからのデータ読出要求に応答
してＲＢＣにより発生される。

信号ＤＲＤＡＣＫはバスレシーバ１４２の３状態制御入
力に結合され、さらにバスレシーバ１４２がＤバス４０
をマルチプレクサＭＯないしＭ７のＤ入力に結合る、こ
とを引き起こす。各マルチプレクサＭＯないしＭ３はＤ
バス４０上の異なるグループの８ビツトに結合される。

たとえば、マルチプレクサＭ３のＤ入力はＤバスのビッ
ト０ないし７に結合されるが、マルチプレクサＭ２のＤ
入力はＤバスのビット８ないし１５に結合される。

このパターンは残余のマルチプレクサＭ１およびＭＯお
よびマルチプレクサＭ４ないしＭ７に対し完了され、そ
のため各グループの４個のマルチプレクサＭＯないしＭ
３およびＭ４ないしＭ７はＤバス上のすべてのビットに
結合される。

ＤバスからＹバスへの伝送が起こるようになるときには
、Ｄバス上の３２ビツトワードは４バイトに解体されね
ばならず、さらに各バイトはレジスタにロードされて伝
送のために保持されねばならない。一旦４個のレジスタ
がロードされてしまうと、それらの内容はＹバスをわた
って１度に１バイトシーケンシヤルに伝送され得る。最
初の４個のバイトが伝送される間、次の４個のバイトは
残余の４個のレジスタにロードされ得る。

最初の４個のレジスタのローディングは好ましい実施例
にお１）では３２ビツトワードをＤバス４０上に置いて
信号ＤＲＤＡＣＫを活性化る、ことにより同時に達成さ
れる。これら３２ビツトはＣＬＳＢ信号の、状態に依存
してレジスタＲ１ないしＲ４かまたはＲ５ないしＲ８の
いずれかへ次のＢＣＬＫサイクルで同時にストロークさ
れる。

これが起こる方法は、ＡＮＤゲート１３３および１３５
およびカウンタ１０６および排他的ＯＲゲート１０４の
働きを介る、。ＡＮＤゲート１３５はその出力がマルチ
プレクサＭＯないしＭ３の各々の論理ユニットＬの各々
へ向かう入力ライン１２８へ結合される。ＡＮＤゲート
１３３はその出力がマルチプレクサＭ４ないしＭ７の各
々に対応る、論理ユニットＬの入力ライン１３７に結合
される。入力ライン１３３はマルチプレクサＭＯなしＭ
３の各々に対応る、論理ユニッｌ−Ｌの入力ライン１２
８に対応る、。ＡＮＤゲートの各々の人力の一方は排他
的ＯＲゲート１０４の出力に結合されるが、この入力は
ＡＮＤゲート１３５で反転される。ＡＮＤゲート１３３
および１３５の他方の入力はＤＲＤＡＣＫ信号に結合さ
れる。ＤＲＤＡＣＫ信号がアクティブになると、ＡＮＤ
ゲート１３３または１３５の一方はその入力で２個の論
理「１」を有し、その出力ラインがアクティブになるよ
うにる、。排他的ＯＲゲート１０４の出力がライン１２
８をアクティブにる、ような状態であると仮定されたい
。この結果マルチプレクサＭＯないしＭ３はそれらのＤ
入力を選択し、それはレジスタＲ１ないしＲ４の各々に
バス４０からの８ビツトをストアさせる。ＤＲＤＡＣＫ
信号はＯＲゲート１０７を介して２クロツクザイクルの
間カウンタ１０６を可能化る、ので、カウンタ１０６は
１クロツクサイクル後にその出力ライン１０９の状態を
変えるであろう。これは排他的ＯＲゲート１０４の出力
が状態を変えることを引き起こし、それはＡＮＤゲート
１３３にその出力ライン１３７を活動状態にさせる。こ
れはレジスタＲ５ないしＲ８が各々そのときＤバス４０
上に存在る、どんな３２ビツトワードからでも８ビツト
をストアる、ことを引き起こす。

ライン１４４上の第３の制御信号がＮＯＲゲート１４６
により発生されることが第６図から認められるであろう
。この信号はいずれか特定の論理ユニットＬに対しライ
ン１２６と１２８のいずれもがアクティブでないときは
いっでもアクティブであり、それは関連る、マルチプレ
クサに関連る、レジスタの出力に結合されるそのＨ入力
を選択させる。第５図において、これら入力はホールド
に対しＨと示されている。ライン１４４上の信号がいず
れか特定のマルチプレクサおよびレジスタつ組合わせに
対しアクティブであるときの効果は、レジスタの内容が
ＢＥＣＬＫ信号の各サイクルでそのデータ入力へ逆にス
トアされるのでレジスタの内容が一定に保たれることを
引き起こすことである。

いずれか特定の３２ビットワードに対しすべてのレジス
タが埋められた後でそのワードの伝送が始まり得るが、
成る実施例においては伝送はレジスタを埋めることと同
時であり得る。伝送は次のように起こる。レジスタのす
べてのデータ出力はマルチプレクサ１５０のデータ入力
に結合される。

このマルチプレクサのデータ出力はバスドライバ９６に
よりＹバスに結合される８ビツトバスである。二のバス
ドライバの３状態制御はＡＮＤゲート１００および２個
の制御信号人力ＲＤＹＴＢ　！ＴおよびＸＦＲＢＹＴＥ
により制御される。ＲＤＹＴＢＹＴ信号はメディアアク
セス制御器（Ｍ　ＡＣ）に対しＤＰＣにより主張され、
内部ＦＩＦＯが十分に埋められていることおよびＤＰＣ
がＭＡＣに連続る、ハイドを保証し得ることを示す。こ
の信号はＤＰＣで制御論理（示されていない）により発
生され、ＭＡＣが１バイトにつき１度ＸＦＲＢＹＴＥ信
号を主張る、ことによりＦＩＦＯからすべてのバイトを
読出してしまうまでハイのままである。これら信号の両
方がハイであると、ＡＮＤゲート１００は現在マルチプ
レクサ１５０により選択されているどんなバイトを用い
てでもバスドライバ９６にＹハスを駆動させる。

マルチプレクサ１５０はその選択入力がバス１５２上の
ＸＭＴ　　５ＥＬＥＣＴ信号、ゲート１５４およびバス
１２７上に現われる選択信号を介してノードプロセッサ
により制御される。このノードプロセッサはどのバイト
で伝送を始めるかをシーケンシャルに選択し得て、さら
にライン１３０上のＢＹＴＥ　　５ＥＬＥＣＴ信号およ
びライン１３０上のＢＹＴＥ　　５ＥＬＥＣＴ　　Ｃ０
ＮＴＲ０Ｌ信号により伝送のシーケンスを制御し得る。

ＸＦＲＢＹＴＥ信号がアクティブであると、それはカウ
ンタ１１７がそのときバス１２０上にあるアドレスを増
分る、ことを可能にる、。伝送はライン１３０」二のＢ
ＹＴＥ　　５ＥＬＥＣＴ信号により特定されるどんなレ
ジスタでても開始される。その後、ＢＹＴＥ　　５ＥＬ
ＥＣＴ　　Ｃ０ＮＴＲ０Ｌ信号はマルチプレクサ１１．
６をスイッチングしてその人力１１９をバス１２０に結
合し、カウンタ１１７は伝送される各バイトに対し１度
アドレスを増分る、。ＣＬＳＢ信号の状態はレジスタが
左から右へ空にされるかそれとも右から左へ空にされる
かを制御る、。デコーダ１２２の８個の出力は、各々が
ＡＮＤゲート１２５のうちの１個の１方の入力に結合さ
れることに加えて、バス１５５に結合される。バス１５
５Ｊ：のビットの各々はゲート１５４を介してマルチプ
レクサ１５０の選択入力の１個に結合される。ゲート１
５４は１２５と示されるＡＮＤゲート回路網と同じ構造
を存る、。ライン１５２上のＸＭＴ　　ＳＥＬ信号はア
クティブであるとバス１５５上の８個のラインすべてを
マルチプレクサ１５０のそれらの対応る、選択入力に結
合る、。ＸＭＴ　　５ＥＬＥＣＴ信号はまたその機能が
同等なのでＸＦＲＢＹＴＥ信号であってもよい。各レジ
スタの内容は、そのレジ、スタに対応る、バス１５５の
ラインがデコーダ１２２により活動状態にされるとバス
ドライバ９６によりＹバスへと駆動される。

この発明はここに記載された好ましい実施例に関して説
明されてきたけれども、当業者はこの発明の奥の精神お
よび範囲から逸脱る、ことなしに多くの修正がなされ得
ることを認めるであろう。

そのような修正はすべて前掲の特許請求の範囲の範囲に
含まれることが意図されている。

【図面の簡単な説明】

第１図はこの発明が利用されるシステムのブロック図で
ある。第２図はデータ経路の幅を変えるＦＩＦＯを示す簡略化
されたデータ経路制御器アーキテクチャのブロック図で
ある。第３図は８ピツ！・ないし３２ビツトの受信のみのＦＩ
ＦＯのブロック図である。第４図は８ビツトないし３２ビツトの伝送のみのＦＩＦ
Ｏのブロック図である。第５Ａ図および第５Ｂ図は好ましい実施例に従った８ビ
ツトないし３２ビツトの双方向ＦＩＦＯのブロック図で
ある。第６図は第５図の論理ブロックの１つの論理図である。図において、２６はデータ経路制御器ＤＰＣ。２８はスタティックＲＡＭバッファメモリ、３０はＲＡ
Ｍバッファ制御器、３２はノードプロセッサ、３６は８
ビツトないし３２ビツトＦＩＦ０゜３８はＹバス、４２
および４４はバスである。特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド

Claims

【特許請求の範囲】

（１）異なるデータ経路幅を有する２個のデータバス間
のデータの伝送を助けるための装置であって、入力と出力の間でデータの経路幅を変えるための手段と
、データ経路幅を変えるためにデータが集められている間
に一時的にデータをストアするための手段とを含む、装
置。
（２）経路幅を変えるための前記手段が前記データバス
間で双方向へデータの伝送を可能にする手段を含む、請
求項１に記載の装置。
（３）データ経路幅を変えるための前記手段が複数個の
データレジスタと、２個のデータバスのうちの広い方で
ワードを構成するのに十分な数のビットの入来データが
受信されてストアされるまで前記２個のデータバスの狭
い方から前記レジスタへ入来データをシーケンシャルに
ロードするための手段とを含む、請求項２に記載の装置
。
（４）各データレジスタが１バイトの幅であり、さらに
前記データレジスタにシーケンシャルにロードするため
の前記手段がアセンブルされる前記ワードがワード内の
どんなバイト境界ででも始まり得るようにロードするこ
とを可能にする、請求項３に記載の装置。
（５）前記入来データが左から右へのシーケンシャルな
順序かまたは右から左へのシーケンシャルの順序のいず
れかで前記データレジスタに書込まれ得る、請求項３に
記載の装置。
（６）前記データレジスタで右から左へかまたは左から
右へのいずれかへシーケンシャルに２個のデータバスの
広い方から入来データをロードするための手段をさらに
含む、請求項３に記載の装置。
（７）２個のデータバスの広い方からデータをロードす
るための前記手段が、前記複数個のレジスタのいずれか
１個のデータで始まる小さい方のパケットのデータを伝
送するための手段を含む、請求項６に記載の装置。
（８）異なる幅のデータバス間のデータ伝送を助けるた
めの装置であって、第１のデータ幅で前記データバスのいずれかからデータ
を受信するための、さらにそれを複数個のデータレジス
タで一時的にバッファ記憶し、次にそれを第２のデータ
経路幅で他方の前記データバスで伝送するための手段と
、先入れ先出しの態様で入来データをストアするための手
段とを含む、装置。
（９）先入れ先出しの態様でデータをストアするための
前記手段は、２個のデータバスの広い方で伝送するため
に最上位ビットがアセンブルされたワードの左かまたは
右に任意で来るようにデータがストアされることを可能
にする、請求項８に記載の装置。
（１０）データをストアするための前記手段が、２個の
データバスの広い方で伝送するためにアセンブルされる
大きい方のデータワードで任意のバイト境界で始まる２
個のデータバスの狭い方から入来データをストアする、
請求項９に記載の装置。