JPH06301640A - バスインタフェース回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 データサイズの異なるＣＰＵと周辺Ｉ／Ｏ装
置との接続で、ＣＰＵにダイナミックバスサイジング機
能を設ける必要がなく、かつデータアクセスの時間を短
縮し得るバスインタフェース回路を提供する。 【構成】 各々にデータバスを有するＣＰＵ１１と周辺
Ｉ／Ｏ装置１３との間のバスインタフェース回路１２
で、転送を行う毎に減算して出力するサイズ判定／カウ
ンタ２３と、ＣＰＵ１１から出力された信号と転送回数
とに基づいてアドレス、データバス、バッファ、ラッチ
の各制御信号を出力するバス制御部２４と、アドレス制
御信号でアドレスバスの接続を切り替えるセレクタ２２
と、データバス制御信号でデータバスの接続を切り替え
るセレクタ２５と、バッファ制御信号でデータバスの間
の導通状態を制御するバッファ２６及び２７と、装置１
３から出力されたデータを与えられ、ラッチ制御信号に
基づきデータを保持した後、ＣＰＵ１１へ出力するラッ
チ回路２９とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバスインタフェース回路
に係わり、特にデータサイズの異なるＣＰＵと周辺Ｉ／
Ｏ装置との間のバスインタフェース回路に関する。

【０００２】

【従来の技術】データサイズが異なるＣＰＵと周辺Ｉ／
Ｏ装置とを１つのシステムで用いる場合には、両者の間
のインタフェースが問題となる。このような場合、動的
にデータサイズを切り替えるダイナミックバスサイジン
グ機能をＣＰＵに備えたシステムも存在する。しかし、
ＣＰＵにこのようなダイナミックバスサイジング機能を
持たせると、ＣＰＵの回路規模が大きくなるという問題
があった。

【０００３】ダイナミックバスサイジング機能がＣＰＵ
に備わっていない場合には、サイズの小さい方に合わせ
てデータバスを接続し、サイズの大きい方の残りのデー
タバスは接続しない状態にしなければならない。例え
ば、図３に示されたＣＰＵ６１と周辺Ｉ／Ｏ装置６２と
の間には、アドレスバス６３と、制御信号線６４が接続
されている。ＣＰＵ６１は、例えばそれぞれ８ビット
（１バイト）の下位側データバス６５と上位側データバ
ス６６とから成る１６ビット（２バイト＝１ワード）の
データバスを有し、周辺Ｉ／Ｏ装置６２は８ビットのデ
ータバスを有している。そして、ＣＰＵ６１の下位側デ
ータバス６６と周辺Ｉ／Ｏ装置６２のデータバスとが接
続され、ＣＰＵ６１の上位側データバス６５は接続され
ていない状態となっている。図４に、ＣＰＵの上位側デ
ータバス６７と下位側データバス６８のうち、ハッチン
グの施された下位側データバス６８のみが周辺Ｉ／Ｏ装
置６８のデータバスと接続されていることを示す。この
ように、周辺Ｉ／Ｏ装置６２のデータサイズでしかデー
タをアクセスすることができず、ＣＰＵ６１の上位側の
アドレスは無駄になる。

【０００４】また、周辺Ｉ／Ｏ装置の有するレジスタの
中には、１６ビットタイマのようにＩ／Ｏ装置のバス幅
の倍のデータサイズを持つものもある。このようなレジ
スタをＣＰＵが読み出すには、先ずレジスタの上位半分
のデータを読み出してＣＰＵ内のレジスタのうちの下位
側半分に格納し、上位側へシフトする。次に、周辺Ｉ／
Ｏ装置のレジスタの残り下位半分のデータを読み出して
ＣＰＵ内の他のレジスタに格納する。このレジスタに格
納されたデータを、ＣＰＵ内の上記レジスタの下位側に
格納する。このように、周辺Ｉ／Ｏ装置のレジスタが周
辺Ｉ／Ｏ装置のデータバスよりもサイズが大きい場合に
は、よりＣＰＵからのアクセスに手間がかかり、時間が
無駄となっていた。

【０００５】

【発明が解決しようとする課題】上述したように従来
は、ダイナミックバスサイジング機能をＣＰＵに持たせ
るとＣＰＵの回路規模の増大を招き、ダイナミックバス
サイジング機能を持たないＣＰＵと周辺Ｉ／Ｏ装置とを
接続すると、接続されないバスが存在してアクセス時間
が長くなるという問題が生じていた。

【０００６】本発明は上記事情に鑑みてなされたもの
で、データサイズの異なるＣＰＵと周辺Ｉ／Ｏ装置とを
接続する場合に、ＣＰＵにダイナミックバスサイジング
機能を設ける必要がない上に、データアクセス時間を短
縮し得るバスインタフェース回路を提供することを目的
とする。

【０００７】

【課題を解決するための手段】本発明のバスインタフェ
ース回路は、第１のデータバスを有するＣＰＵと、前記
第１のデータバスとはサイズの異なる第２のデータバス
を有する周辺Ｉ／Ｏ装置との間に設けられ、このバスイ
ンタフェース回路は、前記ＣＰＵからデータ転送サイズ
を示す信号を与えられて転送回数を決定し、転送を行う
毎に前記転送回数を減算して出力する転送回数決定及び
カウント手段と、前記ＣＰＵから出力されデータの転送
方向を示すリード／ライト信号と、前記転送回数決定及
びカウント手段から出力された前記転送回数とに基づい
て、アドレス制御信号と、第１のデータバス制御信号
と、第２のデータバス制御手段と、ラッチ制御信号とを
出力するバス制御部と、前記ＣＰＵ側の第１のアドレス
バスと前記周辺Ｉ／Ｏ装置側の第２のアドレスバスとの
間に設けられ、前記アドレス制御信号に基づいて前記第
１のアドレスバスと前記第２のアドレスバスとの接続状
態を切り替える第１の切り替え手段と、前記第１のデー
タバスと前記第２のデータバスとの間に設けられ、前記
第１のデータバス制御信号に基づいて前記第１のデータ
バスと前記第２のデータバスとの接続状態を切り替える
第２の切り替え手段と、前記第１のデータバスと前記第
２のデータバスとの間に設けられ、前記第２のデータバ
ス制御信号に基づいて前記第１のデータバスと前記第２
のデータバスとの接続状態を切り替える第３の切り替え
手段と、前記周辺Ｉ／Ｏ装置から出力されたデータを与
えられ、前記ラッチ制御信号に基づいてこのデータを保
持した後出力するラッチ回路とを備えたことを特徴とし
ている。

【０００８】

【作用】データバスサイズの異なるＣＰＵと周辺Ｉ／Ｏ
装置との間に本発明のバスインタフェース回路を設ける
ことにより、データを転送する回数が決定され、この転
送回数とリード／ライト信号に基づいてＣＰＵ側と周辺
Ｉ／Ｏ装置側のアドレスバスとデータバスとラッチ回路
の動作が制御されることで、データサイズが異なること
から来る制約を受けずに、同じサイズのデータバス同士
を接続した場合のようにデータの読み出し又は書き込み
が可能で、アクセス速度が向上する。また、ＣＰＵにダ
イナミックバスサイジング機能を付加する必要がないた
め、ＣＰＵの回路規模の増大が防止される。

【０００９】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本実施例によるバスインタフェ
ース回路の概略構成を示す。このバスインタフェース回
路１２は、ＣＰＵ１１と周辺Ｉ／Ｏ装置１３との間に設
けられている。

【００１０】ＣＰＵ１１は、バスインタフェース回路１
２を介して周辺Ｉ／Ｏ装置１３に対してデータをアクセ
スする。このＣＰＵ１１は、ダイナミックバスサイジン
グ機能を有しておらず、回路規模としては小さくするこ
とができる。

【００１１】周辺Ｉ／Ｏ装置１３は、図示されていない
記憶装置に接続されており、入出力バッファ等を備えて
いる。

【００１２】バスインタフェース回路１２は、セレクタ
２２、２５及び２８、インバータ２１、サイズ判定／カ
ウンタ２３、バス制御部２４、バッファ２６及び２７、
ラッチ回路２９を備えている。

【００１３】ＣＰＵ１１からチップセレクト信号がチッ
プセレクト信号線１０３を介してバス制御部２４に入力
され、複数のチップのうち当該チップに設けられた周辺
Ｉ／Ｏ装置１３へのアクセスか否かが検知される。

【００１４】ＣＰＵ１１からリードライト信号がリード
ライト信号線１０４を介してバス制御部２４へ入力さ
れ、データの読み出しと書き込みのいずれであるかが判
断され、データの転送方向が決定される。

【００１５】ＣＰＵ１１からサイズ信号線１０２を介し
てサイズ信号がサイズ判定／カウンタ２３へ転送され、
データサイズが識別されて転送バイト数が決定される。
例えば、データサイズがワードとバイトのいずれである
か、バイトであるならば上位バイトか下位バイトかが識
別される。

【００１６】次に、クロックを用いてＣＰＵ１１とバス
インタフェース回路１２との間で同期をとり、読み出し
と書き込みのいずれであるかに応じて、バス制御部２４
から周辺Ｉ／Ｏ装置１３へＩ／Ｏリード信号とＩ／Ｏラ
イト信号のいずれか一方が出力される。この時に、サイ
ズ判定／カウンタ２３により転送バイト数が１つ減算さ
れる。転送バイト数が０になると、バスサイクルが終了
したことを示すバスサイクル信号がバス制御部２４から
ＣＰＵ１１へバスサイクル終了信号線１０５を介して与
えられて、バスサイクルが終了する。

【００１７】ここで、バイト単位でデータの書き込み
（以下、バイトライトという）又は読み出し（以下、バ
イトリードという）を行う場合と、ワード単位でデータ
の書き込み（以下、ワードライトという）又は読み出し
（以下、ワードリードという）を行う場合の動作につい
て説明する。

【００１８】バイトライトの場合、ＣＰＵ１１からアド
レスバス１０１を介して周辺Ｉ／Ｏ装置１３へ、書き込
もうとしている上位側又は下位側のデータのいずれかの
アドレスを示すアドレス信号が与えられる。バス制御部
２４から出力されるデータバス制御信号に応じてセレク
タ２５が動作し、上位側データバス１０９と下位側デー
タバス１１０のうち選択されたいずれか一方と周辺Ｉ／
Ｏデータバス１１１とが接続される。これにより、ＣＰ
Ｕ１１から出力された上位側又は下位側のいずれかの８
ビットのデータが周辺Ｉ／Ｏ装置１３へ転送される。

【００１９】バイトリードの場合、ＣＰＵ１１から上位
側又は下位側のいずれか読み出すべきデータのアドレス
信号がインタフェース回路１２を介して周辺Ｉ／Ｏ装置
１３へ与えられる。周辺Ｉ／Ｏ装置１３から読み出され
た８ビットのデータが、周辺Ｉ／Ｏデータバス１１１を
介してバッファ２６、又はセレクタ２８を介してバッフ
ァ２７のいずれか一方へ与えられる。読み出されたデー
タが下位側データの場合は、ラッチ回路２９を介さずに
セレクタ２８を通過してバッファ２７へ与えられる。バ
ス制御部２４から出力されたデータバス制御信号により
バッファ２７が活性化され、下位側データバス１１０へ
データが転送されてＣＰＵ１１へ与えられる。読み出さ
れたデータが上位側データの場合は、バッファ２６へ直
接与えられ、バス制御部２４によってこのバッファ２６
が活性化され上位側データバス１０９を経てＣＰＵ１１
へ与えられる。

【００２０】ワードライトの場合、先ずＣＰＵ１１から
１ワード分のアドレス信号がアドレスバス１０１へ出力
される。ここで、ＣＰＵ１１から出力されたアドレス信
号は、一つのワード中は不変である。そこで、バス制御
部２４から出力されるアドレス制御信号に応じて、アド
レスバス１０１ａ又は１０１ｂと、アドレスバス１０１
ｃとの間との間の接続がセレクタ２２によって切り替わ
る。下位側データのアドレスを示すアドレス信号を周辺
Ｉ／Ｏ装置１３へ転送する時は、セレクタ２２によって
下位側のアドレスバス１０１ａとアドレスバス１０１ｃ
とが接続され、ＣＰＵ１１から出力されたアドレス信号
がそのまま周辺Ｉ／Ｏ装置１３へ出力される。

【００２１】バス制御部２４からデータバス制御信号が
出力され、下位側データバス１１０と周辺Ｉ／Ｏデータ
バス１１１とが接続されるようにセレクタ２５が切り替
わり、１バイト目の下位側データが周辺Ｉ／Ｏ装置１３
へ転送される。

【００２２】下位側のデータが転送されると、サイズ判
定／カウンタ２３によって転送バイト数が２から１に減
算される。上位側データのアドレスを示すアドレス信号
を周辺Ｉ／Ｏ装置１３へ転送する時は、バス制御部２４
から出力されたアドレス制御信号に基づいて、セレクタ
２２によってアドレスバス１０１ｂと１０１ｃとが接続
される。アドレス信号の最下位ビットに、インバータ２
１により反転されて得られた１のデータが加算されて周
辺Ｉ／Ｏ装置１３に出力される。

【００２３】バス制御部２４から出力されたデータバス
制御信号に基づいて、セレクタ２５によって上位側デー
タバス１１０と周辺Ｉ／Ｏデータバス１１１とが接続さ
れ、２バイト目の上位側データが周辺Ｉ／Ｏ装置１３へ
転送される。

【００２４】ワードリードの場合、同様にセレクタ２２
によりアドレスバス１０１ａとアドレスバス１０１ｃと
が接続され、ＣＰＵ１１から出力されたアドレス信号が
そのまま周辺Ｉ／Ｏ装置１３へ与えられる。周辺Ｉ／Ｏ
装置１３から読み出された下位側データが、周辺Ｉ／Ｏ
データバス１１１を介して一旦ラッチ回路２９に与えら
れて保持された状態でセレクタ２８を介してバッファ２
７に与えられる。このセレクタ２８は、上述したように
バイトリードの場合には読み出されたデータをラッチ回
路２９で保持させずに下位側データバス１１０へ転送
し、ワードリードの場合に読み出されたデータをラッチ
回路２９に保持させるために設けられている。

【００２５】ワードリードでは、さらに引き続いて読み
出された上位側データがバッファ２６へ与えられる。バ
ッファ２７及び２６が同時にバス制御部２４によって活
性化され、下位側データと上位側データとが並列に下位
側データバス１１０と上位側データバス１０９とを介し
てＣＰＵ１１へ与えられる。

【００２６】このように、本実施例ではＣＰＵ１１と周
辺Ｉ／Ｏ装置１３との間にバスインタフェース回路１２
を設けたことにより、ＣＰＵ１１にダイナミックバスサ
イジング機能を持たせる必要がなく、回路規模を縮小す
ることができる。また、ダイナミックバスサイジング機
能を持たないＣＰＵと、データバスサイズの異なる周辺
Ｉ／Ｏ装置とを従来のように直接接続し、接続されない
バスが存在した場合と異なり、本実施例によればあたか
も同じバスサイズのＣＰＵと周辺Ｉ／Ｏ装置とを接続し
た場合と同様に、データサイズの制限を受けることなく
データをアクセスすることが可能で、アクセス速度が向
上する。

【００２７】次に、バスインタフェース回路１２の有す
るサイズ判定／カウンタ２３及びバス制御部２４のより
詳細な構成を図２に示す。

【００２８】サイズ判定／カウンタ２３は、転送サイズ
数判定部４１と、カウンタ４２と、残り転送サイズ数判
定部４３とを有している。バス制御部２４は、上位下位
判定部４４と、バスサイクル終了判定部４５と、Ｉ／Ｏ
アクセス制御部４６と、データバスバッファ制御部４７
とを有している。

【００２９】上述したようにＣＰＵ１１からサイズ信号
が出力され、転送サイズ数判定部４１に与えられる。転
送サイズ数判定部４１により転送すべきデータのサイズ
が判定される。具体的には、ワードとバイトのいずれに
よりデータが転送されるのか、またバイトであるならば
上位バイトか下位バイトかが転送サイズ数判定部４１に
より識別される。

【００３０】この識別された結果はカウンタ４２に与え
られ、転送の際にカウントすべき転送バイト数が設定さ
れる。このカウンタ４２の数は、例えばバイト転送の場
合には下位側データ又は上位側データのいずれか１つを
１回転送すればよいため１であり、ワード転送の場合に
は下位側データと上位側データとを１回ずつ転送するた
め２となる。ワード転送の場合、アドレス下位側のデー
タが転送されると１つ減算され、次にアドレス上位側の
データが転送されるとさらに１つ減算されて０になる。

【００３１】この残り転送サイズ数判定部４３の出力を
与えられて、上位下位判定部４４によりアドレス上位の
データを転送すべきかアドレス下位のデータを転送すべ
きかが判定される。この判定された結果に基づいて、上
位下位判定部４４よりセレクタ２２にアドレス制御信号
が出力され、セレクタ２５にはデータバス制御信号が出
力され、さらにラッチ回路２９にはラッチ制御信号が出
力されてそれぞれの動作が制御される。

【００３２】残り転送サイズ数判定部４３は、カウンタ
４２でカウントしている転送バイト数が０になったかど
うかを判定する。残り転送サイズ数判定部４３がこの値
が０になったと判定した場合には、その旨がバスサイク
ル終了判定部４５に通知される。そして、バスサイクル
終了判定部４５からバスサイクルが終了したことを示す
バスサイクル終了信号がＣＰＵ１１へ出力される。

【００３３】Ｉ／Ｏアクセス制御部４６は、ＣＰＵ１１
から出力されたチップセレクト信号を与えられて、周辺
Ｉ／Ｏ１３へのアクセスであるか否かに応じてＩ／Ｏチ
ップセレクト信号を周辺Ｉ／Ｏ装置１３へ出力する。ま
た、ＣＰＵ１１から出力されたリードライト信号をＩ／
Ｏアクセス制御部４６が与えられ、読み書きのいずれで
あるかに応じてＩ／Ｏリード信号又はＩ／Ｏライト信号
を周辺Ｉ／Ｏ装置１３に出力する。

【００３４】データバスバッファ制御部４７は、ＣＰＵ
１１から出力されたチップセレクト信号とリードライト
信号とを与えられ、バッファ２６及び２７のいずれかを
活性化させるバッファ制御信号を出力する。即ち、チッ
プセレクト信号がこの周辺Ｉ／Ｏ装置１３のアクセスを
意味するものであり、さらにリードライト信号がデータ
のリードを意味している場合に、アドレスが上位と下位
のいずれであるかに応じてバッファ２６及び２７のうち
の一方を活性化させる。

【００３５】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、実施例では１バ
イトを８ビットとし、１ワードは２バイトとしたがこれ
に限定はされない。また、ＣＰＵ側のデータバスサイズ
が周辺Ｉ／Ｏ装置のデータバスサイズの３倍以上であっ
た場合にも、本発明を同様に適用することができる。

【００３６】

【発明の効果】以上説明したように、本発明のバスイン
タフェース回路は、データバスサイズの異なるＣＰＵと
周辺Ｉ／Ｏ装置とを接続する際に、データ転送回数を決
定し、この転送回数と転送方向を示すリード／ライト信
号に基づいてＣＰＵ側と周辺Ｉ／Ｏ装置との間のアドレ
スバス及びデータバスの接続の切り替えとデータを保持
するラッチ回路の動作を制御することで、データサイズ
の相違による制約を受けずに、あたかも同じサイズのデ
ータバス同士を接続した場合のようにデータの読み出し
又は書き込みが可能であり、アクセス速度が向上する。
さらに、ＣＰＵにダイナミックバスサイジング機能を付
加する必要がないためＣＰＵの回路規模の増大が防止さ
れる。

【図面の簡単な説明】

【図１】本発明の一実施例によるバスインタフェース回
路の回路構成を示したブロック図。

【図２】上述したバスインタフェース回路の有するサイ
ズ判定／カウンタ及びバス制御部の詳細な構成を示した
ブロック図。

【図３】データバスサイズの異なるＣＰＵと周辺Ｉ／Ｏ
装置とを接続した従来のシステムの構成を示したブロッ
ク図。

【図４】同システムにおいてＣＰＵのデータバスのうち
周辺Ｉ／Ｏ装置に接続されたバスと接続されていないバ
スを示した説明図。

【符号の説明】

１１ ＣＰＵ １２ バスインタフェース回路 １３ 周辺Ｉ／Ｏ装置 ２２，２５，２８ セレクタ ２３ サイズ判定／カウンタ ２４ バス制御部 ２６，２７ バッファ ２９ ラッチ回路 ４１ 転送サイズ数判定部 ４２ カウンタ ４３ 残り転送サイズ数判定部 ４４ 上位下位判定部 ４５ バスサイクル終了判定部 ４６ Ｉ／Ｏアクセス制御部 ４７ データバスバッファ制御部 １０１ アドレスバス １０２ サイズ信号線 １０３ チップセレクト信号線 １０４ リードライト信号線 １０５ バスサイクル終了信号線 １０６ チップセレクト信号線 １０７ Ｉ／Ｏリード信号線 １０８ Ｉ／Ｏライト信号線 １０９ 上位側データバス １１０ 下位側データバス １１１ 周辺Ｉ／Ｏデータバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１のデータバスを有するＣＰＵと、前記
   第１のデータバスとはサイズの異なる第２のデータバス
   を有する周辺Ｉ／Ｏ装置との間に設けられたバスインタ
   フェース回路であって、 前記バスインタフェース回路は、 前記ＣＰＵからデータ転送サイズを示す信号を与えられ
   て転送回数を決定し、転送を行う毎に前記転送回数を減
   算して出力する転送回数決定及びカウント手段と、 前記ＣＰＵから出力されデータの転送方向を示すリード
   ／ライト信号と、前記転送回数決定及びカウント手段か
   ら出力された前記転送回数とに基づいて、アドレス制御
   信号と、第１のデータバス制御信号と、第２のデータバ
   ス制御手段と、ラッチ制御信号とを出力するバス制御部
   と、 前記ＣＰＵ側の第１のアドレスバスと前記周辺Ｉ／Ｏ装
   置側の第２のアドレスバスとの間に設けられ、前記アド
   レス制御信号に基づいて前記第１のアドレスバスと前記
   第２のアドレスバスとの接続状態を切り替える第１の切
   り替え手段と、 前記第１のデータバスと前記第２のデータバスとの間に
   設けられ、前記第１のデータバス制御信号に基づいて前
   記第１のデータバスと前記第２のデータバスとの接続状
   態を切り替える第２の切り替え手段と、 前記第１のデータバスと前記第２のデータバスとの間に
   設けられ、前記第２のデータバス制御信号に基づいて前
   記第１のデータバスと前記第２のデータバスとの接続状
   態を切り替える第３の切り替え手段と、 前記周辺Ｉ／Ｏ装置から出力されたデータを与えられ、
   前記ラッチ制御信号に基づいてこのデータを保持した後
   出力するラッチ回路とを備えたことを特徴とするバスイ
   ンタフェース回路。
2. 【請求項２】前記第１のデータバスは前記第２のデータ
   バスの２倍のサイズを有し、 前記ＣＰＵから前記周辺Ｉ／Ｏ装置へバイト単位でデー
   タを転送する場合、前記第２の切り替え手段は前記第１
   のデータバス制御信号に基づいて前記第１のデータバス
   の下位側又は上位側のいずれか一方と前記第２のデータ
   バスとを接続して前記ＣＰＵから出力されたデータを前
   記周辺Ｉ／Ｏ装置へ転送し、 前記周辺Ｉ／Ｏ装置から前記ＣＰＵへバイト単位でデー
   タを転送する場合、前記第３の切り替え手段は前記第２
   のデータバス制御信号に基づいて前記第２のデータバス
   と前記第１のデータバスの下位側又は上位側のいずれか
   一方とを接続して前記周辺Ｉ／Ｏ装置から出力されたデ
   ータを前記ＣＰＵへ転送し、 前記ＣＰＵから前記周辺Ｉ／Ｏ装置へワード単位でデー
   タを転送する場合、前記転送回数決定及びカウント手段
   は転送回数を２に設定し、前記第１の切り替え手段は前
   記アドレス制御信号に基づいて前記第１のアドレスバス
   と前記第２のアドレスバスとを接続して下位側のデータ
   のアドレス信号を前記周辺Ｉ／Ｏ装置へ転送し、前記第
   ２の切り替え手段は前記第１のデータバス制御信号に基
   づいて、前記第１のデータバスの下位側と前記第２のデ
   ータバスとを接続して前記ＣＰＵから出力された下位側
   のデータを前記周辺Ｉ／Ｏ装置へ転送し、前記転送回数
   決定及びカウント手段は転送回数を１に減算し、前記第
   １の切り替え手段は前記アドレス制御信号に基づいて前
   記第１のアドレスバスと前記第２のアドレスバスとを接
   続して上位側のデータのアドレス信号を前記周辺Ｉ／Ｏ
   装置へ転送し、前記第２の切り替え手段は前記第１のデ
   ータバス制御信号に基づいて前記第１のデータバスの上
   位側と前記第２のデータバスとを接続して前記ＣＰＵか
   ら出力された上位側のデータを前記周辺Ｉ／Ｏ装置へ転
   送し、 前記周辺Ｉ／Ｏ装置から前記ＣＰＵへワード単位でデー
   タを転送する場合、前記転送回数決定及びカウント手段
   は転送回数を２に設定し、前記第１の切り替え手段は前
   記アドレス制御信号に基づいて前記第１のアドレスバス
   と前記第２のアドレスバスとを接続して下位側のデータ
   のアドレス信号を前記周辺Ｉ／Ｏ装置へ転送し、前記ラ
   ッチ回路は前記ラッチ制御信号に基づいて前記周辺Ｉ／
   Ｏ装置から出力された下位側のデータを保持し、前記転
   送回数決定及びカウント手段は転送回数を１に減算し、
   前記第１の切り替え手段は前記アドレス制御信号に基づ
   いて前記第１のアドレスバスと前記第２のアドレスバス
   とを接続して上位側のデータのアドレス信号を前記周辺
   Ｉ／Ｏ装置へ転送し、前記第３の切り替え手段は前記第
   ２のデータバス制御信号に基づいて前記ラッチ回路に保
   持された下位側のデータと、前記周辺Ｉ／Ｏ装置から出
   力された上位側のデータとを並列に前記第１のデータバ
   スを介して同時に前記ＣＰＵに転送することを特徴とす
   る請求項１記載のバスインタフェース回路。