JP2002244844A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 安全性が高くかつ周期の長い擬似乱数を高速
でかつ容易に発生する。 【解決手段】 メモリアレイ（２）から内部データバス
（１２）に読出されたデータのうち所定数のデータビッ
トを転送回路（１６）を介して内部アドレスバス（８）
に転送してメモリセル選択回路（１０）へ与える。この
とき、アドレスの最下位ビット（ＡＬＳＢ）に従って、
内部データバス１２上のデータを修飾回路（１８）によ
り修飾してメモリアレイ２に再書込する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、擬似乱数を効率的にかつ容易に発生すること
のできる半導体装置に関する。より特定的には、非線形
操作を内部で行なうランダム・アクセス・メモリ（ＲＡ
Ｍ）に関する。

【０００２】

【従来の技術】乱数は、暗号通信、ゲーム、およびシミ
ュレーション手法などさまざまな分野において広く用い
られている。特に、計算量理論に基づく暗号理論の分野
においては、平文を暗号文に暗号化するための暗号化鍵
として、乱数が用いられる。通常、この乱数として、擬
似乱数が用いられるが、高度情報化社会および電子マネ
ー社会等においては、セキュリティの観点から、安全性
の高い乱数を大量に生成することが必要となる。このよ
うな乱数を発生する方法の１つとして、フィードバック
シフトレジスタ（ＦＳＲ）を用いる方法がある。この方
法においては、シフトレジスタの出力に非線形変換を行
なって乱数を生成し、かつこの生成した乱数をシフトレ
ジスタにフィードバックする非線形ＦＳＲが用いられ
る。この非線形ＦＳＲの場合、アルゴリズムに従って非
線形操作をソフトウェア的に行なっており、計算時間が
長くなる。そこで、予め乱数データをメモリ内に記憶さ
せて、高速で乱数データを発生する構成が、たとえば特
開昭５８−２００３１９に示されている。

【０００３】図８は、上述の文献に示される従来の擬似
乱数発生器の構成を概略的に示す図である。図８におい
て、従来の擬似乱数発生器は、Ｍビット符号データを格
納するメモリ回路５００と、メモリ回路５００から読出
されたＭビット符号を、クロック信号ＣＬＫに同期して
取込みかつラッチしてＭビットの乱数データＣｉを生成
するラッチ回路５０２とを含む。このラッチ回路５０２
からのＭビットの乱数データＣｉのうち、Ｎビットの乱
数データＢｉが、メモリ回路５００に対しアドレス信号
としてフィードバックされる。すなわち、メモリ回路５
００から読出されたＭビット符号により、メモリ回路５
００の次のアドレスが指定される。したがって、メモリ
回路５００内において連続するアドレス位置に非線形的
に変化する符号を格納することにより、メモリ回路５０
０からは、順次互いに非線形的な関係を有する符号が生
成され、擬似乱数データが生成される。

【０００４】

【発明が解決しようとする課題】この図８に示す擬似乱
数発生器においては、ラッチ回路５０２から発生される
Ｍビットの擬似乱数データＣｉから取り出されたＮビッ
トの符号Ｂｉが、メモリ回路５００の次のアドレスＡｉ
＋１を指定する。したがって、擬似乱数発生のために用
いられるメモリ回路５００のアドレス空間は、２＾Ｎで
あり、データ“０…０”が乱数データとしては用いられ
ないため、周期２^Ｎ−１の擬似乱数が発生される。こ
こで、“＾”は、べき乗を示す。たとえば、メモリ回路
５００が８ビットデータを出力する場合、その擬似乱数
の周期は、２５５サイクル（ビット）となり、擬似乱数
の周期が短くなり、乱数の安全性が低くなる。この擬似
乱数の周期を長くする場合、メモリ回路５００の記憶容
量も応じて大きくなり、この擬似乱数発生器の面積が増
大しまたコストも高くなる。

【０００５】それゆえ、この発明の目的は、回路規模を
増大させることなく擬似乱数の周期を長くすることので
きる半導体装置を提供することである。

【０００６】この発明の他の目的は、長い周期の擬似乱
数を効率的に発生することのできる半導体装置を提供す
ることである。

【０００７】

【課題を解決するための手段】この発明に係る半導体装
置は、データを記憶するメモリと、このメモリから読出
されたデータを伝達するためのデータバスと、このメモ
リのアドレスを指定するアドレス信号を伝達するアドレ
スバスと、所定の動作モードを指定する動作モード指示
信号に従って、このデータバスの所定数のデータ線のデ
ータをアドレスバスに転送する転送回路と、動作モード
指示信号が所定の動作モードを指示するとき、アドレス
バスの所定のアドレス信号線のビット値に従ってデータ
バスの所定のデータ線のデータビット値を修飾し、該修
飾後のデータをメモリ回路のアドレスバス上のアドレス
信号が指定する位置に書込む書込回路とを備える。

【０００８】書込回路は、好ましくは、アドレスバスの
所定のアドレス信号線の最下位ビット値に従ってデータ
バスの所定数のデータ線の最上位のビットおよび最下位
のビット値の一方を反転してメモリのアドレス指定され
た位置に書込む。

【０００９】また、この書込回路は、動作モード指示信
号が所定の動作モードと異なる動作モードを指示すると
きには、外部からの書込データをメモリへ書込む。

【００１０】また、この半導体装置は半導体チップ上に
集積化される。メモリから読出されるデータを、アドレ
スビット値に従って修飾することにより、メモリの記憶
するデータを変更することができ、同一アドレスが、読
出されたデータにより指定されても、格納データは変更
されているため、指定されるアドレスのシーケンスが異
なり、応じて、異なるデータが連続して発生される期間
を長くすることができる。したがって、メモリ回路に擬
似乱数データを格納することにより、乱数データを格納
するアドレス空間により規定される周期よりも周期の長
い擬似乱数を発生することができ、メモリ容量を増大す
ることなく、発生される擬似乱数を真正乱数近くにする
ことができ、その安全性を改善することができる。

【００１１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体装置の全体の構成を概略
的に示す図である。図１においては、半導体装置１は、
行列状に配列される複数のメモリセルを有するメモリア
レイ２と、通常動作モード時、外部からのアドレス信号
ＡＤを取込みアドレスバス８上に内部アドレス信号を伝
達するアドレス入力回路４と、アドレスバス８を介して
与えられるアドレス信号に従ってメモリアレイ２のアド
レス指定されたメモリセルを選択するメモリセル選択回
路１０と、内部データバス１２と外部との間でデータの
入出力を行なうデータ入出力回路６と、メモリアレイ２
の選択されたメモリセルに対するデータの書込／読出を
行なう書込／読出回路１４と、乱数データ発生モード
時、内部データバス１２上の所定数のビットのデータを
アドレスバス８に転送する転送回路１６と、乱数発生モ
ード時、内部データバス１２上の所定数のビットをアド
レスバス８上の所定のアドレスビットに従って、修飾し
て書込／読出回路１４の書込回路へ伝達する修飾回路１
８と、外部からの制御信号Ｗ／ＲＺ、およびＣＥ等に従
って内部制御信号を生成する制御回路２０を含む。

【００１２】この制御回路２０は、乱数発生モード時、
外部からの制御信号に従って、乱数制御信号ＲＮＣ、お
よび書込／読出回路１４の書込回路（ライトドライバ）
を活性化する書込活性化信号ＷＥなどを生成する。制御
回路２０に与えられる外部制御信号として、データの書
込／読出を示す書込／読出指示信号Ｗ／ＲＺと、この半
導体装置１が選択されたことを示すチップイネーブル信
号ＣＥを代表的に示す。乱数制御信号ＲＮＣは、これら
の外部制御信号ＣＥおよびＷ／ＲＺ等のタイミング関係
に従って制御回路２０により生成されるように図１にお
いては示す。しかしながら、この乱数制御信号ＲＮＣ
は、外部から特定の端子を介して与えられてもよい。

【００１３】転送回路１６は、乱数データ発生モード
時、乱数制御信号ＲＮＣが活性化されると、内部データ
バス１２の所定数のビットをアドレスバス８上に伝達す
る。したがって、乱数データがメモリアレイ２から読出
されて外部へデータ入出力回路６を介して読出されると
き、次の乱数データのアドレスは、この読出されたデー
タにより指定される。したがって、予めメモリアレイに
擬似乱数データを各アドレスに格納しておけば、先に読
出されたデータと次に読出されるデータとの間の線形関
係は存在せず、容易に乱数データを生成することができ
る。また、発生される乱数のシーケンスは、最初に与え
られるアドレスにより決定され、初期値依存型の乱数を
発生することができ、乱数の安全性を改善することがで
きる。

【００１４】修飾回路１８は、この乱数データ発生モー
ド時、内部データバス１２の所定のビットを、アドレス
バス８の所定のビット（図１においては最下位ビットＡ
ＬＳＢ）の値に従って修飾して、再び元のアドレス位置
に書込む。したがって、乱数データが読出されると、読
出された乱数データが修飾されるため、次にこのアドレ
ス位置が指定された場合には、続いて発生される乱数デ
ータの発生シーケンスが異なり、これにより、乱数の周
期を長くすることができる。次に、各部の構成について
説明する。

【００１５】［転送回路１６の構成］図２は、図１に示
す転送回路１６の構成を概略的に示す図である。図２に
おいて、転送回路１６は、内部データバス１２上のデー
タをラッチするデータラッチＤＬＨと、乱数制御信号Ｒ
ＮＣの活性化時導通し、データラッチＤＬＨのラッチ出
力ノードを内部アドレスバス８ｂに結合する転送ゲート
回路ＴＧ０−ＴＧｍと、乱数制御信号ＲＮＣの活性化時
出力ハイインピーダンス状態となり、内部アドレスバス
８ａおよび８ｂを分離するトライステート転送バッファ
回路ＴＢ０−ＴＢｍを含む。内部アドレスバス８ａがア
ドレス入力回路４に結合され、内部アドレスバス８ｂ
が、メモリアレイ部２５に含まれるメモリセル選択回路
１０に結合される。これらの内部データバス８ａおよび
８ｂが図１に示す内部データバス８に対応する。

【００１６】メモリアレイ部２５は、図１に示すメモリ
アレイ２、メモリセル選択回路１０、および書込／読出
回路１４を含む。

【００１７】この転送回路１６において、データラッチ
ＤＬＨには、内部データバス１２上のデータがラッチさ
れる。乱数制御信号ＲＮＣがＬレベルであり、通常動作
モード（乱数データ発生モード以外の動作モード）のと
きには、転送ゲート回路ＴＧ０−ＴＧｍは、すべて非導
通状態にあり、データラッチＤＬＨと内部アドレスバス
８ｂとは分離される。一方、トライステートバッファ回
路ＴＢ０−ＴＢｍはイネーブル状態にあり、アドレス入
力回路４から内部アドレスバス８ａ上に伝達されるアド
レスビットを内部アドレスバス８ｂに伝達し、外部アド
レスに対応するアドレスビットＡＤ０−ＡＤｍを生成す
る。したがって、この場合においては、メモリアレイ部
２５は、外部からのアドレス信号に従ってデータアクセ
スが行なわれ、データ入出力回路６を介してデータの書
込または読出が実行される。

【００１８】一方、乱数データ発生モード時において
は、乱数制御信号ＲＮＣがＨレベルとなり、トライステ
ート転送バッファ回路ＴＢ０−ＴＢｍが、すべて出力ハ
イインピーダンス状態となり、内部アドレスバス８ａお
よび８ｂが分離される。このとき、アドレス入力回路４
は、乱数制御信号ＲＮＣにより、非活性状態に置かれて
もよい。

【００１９】一方、転送ゲート回路ＴＧ０−ＴＧｍが導
通し、データラッチＤＬＨのラッチ出力ノードが、内部
アドレスバス８ｂに結合される。データラッチＤＬＨ
は、フリップフロップ型のラッチ回路で構成されてもよ
く、また、インバータを用いたインバータラッチ回路で
構成されてもよい。いずれの構成においても、データラ
ッチＤＬＨは、出力ノード駆動能力を有しており、この
転送ゲート回路ＴＧ０−ＴＧｍが導通すると、データラ
ッチＤＬＨのラッチデータが、内部アドレスバス８ｂに
伝達される。したがって、メモリアレイ部２５によりラ
ッチされたデータ、すなわちメモリアレイ部２５から読
出されたデータに従って次のサイクルにおいてアクセス
するアドレスを指定するアドレスビットＡＤ０−ＡＤｍ
が設定される。

【００２０】メモリアレイ部２５のメモリアレイ２に格
納された乱数データに従って、次のアドレスが指定され
るため、内部で、非線形操作が行なわれ、読出された乱
数データと次に読出される乱数データとの間に線形関係
をなくすことができ、安全性の高い乱数データを生成す
ることができる。すなわち、この乱数データのシーケン
スは、初期アドレスに依存して決定され、初期値依存型
の乱数データとなる。メモリアレイ２においては、乱数
データが、予め適当に定められて格納される（この格納
方法については後に説明する）。

【００２１】また、内部でたとえばＣＰＵ（中央演算処
理装置）などを用いてアルゴリズムに従って非線形操作
を行なって乱数データを発生していないため、高速で、
乱数データを生成することができる。

【００２２】アドレスビットＡＤ０−ＡＤｍが、（ｍ＋
１）＝Ｎビットの場合、この乱数データに使用されるア
ドレス空間は、２のＮ乗アドレスとなる。たとえば、１
ＭビットのＲＡＭ（ランダム・アクセス・メモリ）を用
いて、その語構成が、１２８Ｋ・８ビットの場合、８ビ
ットのアドレスを使用するため、乱数データのアドレス
空間として、２の８乗、すなわち２５６アドレスを乱数
データ格納領域として使用することができる。したがっ
て、最低限、周期２５５ビットの乱数データを生成する
ことができる（ただし、全ビットが“０”の乱数データ
は除く）。しかしながら、後に説明する修飾回路によ
り、この乱数データの周期をこのアドレス空間で規定さ
れる周期２５５ビット（サイクル）よりも長くすること
ができ、従来に比べて、小メモリ容量（アドレス空間）
で周期の長い乱数を発生することができる。

【００２３】なお、図２に示す構成においては、内部デ
ータバス１２の全ビットを、内部アドレスバス８ｂに転
送してアドレスを生成している。しかしながら、上述の
１２８Ｋ・８ビット構成のＲＡＭの場合、アドレスは、
１７ビットであり、その一部の８ビットのアドレスバス
のみを使用するため、このデータ転送をされないアドレ
スバスのアドレス信号線については、乱数データ発生
時、たとえば所定のビットパターンに固定されればよ
い。メモリアレイ部２５のメモリアレイの特定のアドレ
ス領域を、乱数データ格納領域として使用することがで
きる。この構成においては、単に、アドレス入力回路４
を、乱数データ発生時初期状態に設定して、たとえばＬ
レベルのアドレスビットを発生させ、これらの不使用の
アドレスバスに対しては、トライステート転送バッファ
回路を設けず、直接このアドレス入力回路４からのアド
レスビットをメモリアレイ部２５へ転送する。これによ
り、上位アドレスビットを固定した乱数データアドレス
を生成することができる。

【００２４】また、これに代えて、不使用のアドレス信
号線に対し図２に示すトライステート転送バッファ回路
と同様の回路を設け、これらの回路の出力信号を、乱数
データ発生モード時所定電圧レベルに固定してもよい。
例えば、入力部に乱数制御信号ＲＮＣに応答して出力ハ
イインピーダンス状態となるトライステートバッファを
設け、出力部にＨレベルまたはＬレベルに対応のアドレ
ス信号線を乱数制御信号ＲＮＣに従って固定するトラン
ジスタを配置する。

【００２５】また、内部データバス１２の全ビットをア
ドレスとして使用する必要はなく、必要とされる乱数デ
ータの数に応じて、転送ゲート回路ＴＧ０−ＴＧｍの数
およびトライステート転送バッファ回路ＴＢ０−ＴＢｍ
の数は、適当に定められればよい。

【００２６】すなわち、図３に示すように、アドレス
を、固定データ領域と、乱数データ領域とで構成し、乱
数データにより指定される領域のアドレスビットＡＤ０
−ＡＤｍのビット数を適当に調整することにより、必要
とされる乱数データの数を適当に定めることができる。

【００２７】なお、データラッチＤＬＨは、メモリアレ
イ部２５から、乱数データが読出されたとき、次のサイ
クルにおいて読出される乱数データのアドレスを生成す
る。したがって、このデータラッチＤＬＨにおいては、
読出された乱数データが、１サイクル遅れて、内部アド
レスバス８ｂに転送される。この転送制御のためには、
読出動作を活性化するたとえばリードイネーブル信号が
利用されてもよく、また、たとえばシステムクロックに
同期して転送が行なわれてもよい。このような１サイク
ル遅延機能を有するデータラッチは、たとえば２段のフ
リップフロップまたは２段のシフトレジスタ構成により
容易に実現することができる。

【００２８】［乱数データの生成法］図４は、乱数デー
タをメモリに設定する動作手順を示すフロー図である。
以下、乱数データを初期設定するための手順について、
図４を参照して説明する。

【００２９】まず、乱数発生に使用される元データの集
合ＲＤ＝｛Ｍ（ｉ）：ｉ＝１−２＾ｎ−１｝を準備する
（ステップＳ１）。この乱数元データ集合ＲＤの要素Ｍ
（ｉ）は、互いに異なる値をとる。ここで、ｎビットの
２進数で表わすことのできる最大値は、２^ｎ−１であ
る。アドレス“０…０”には適当な乱数データが格納さ
れる。

【００３０】メモリのアドレスｉに乱数データＭ（ｉ）
が格納される。まず、先頭アドレスを指定するために、
ｉを１に設定する（ステップＳ２）。続いて、乱数元デ
ータ集合ＲＤの対応の要素Ｍ（ｉ）を取出し、この要素
Ｍ（ｉ）の値が、アドレスｉに等しいか否かを判定する
（ステップＳ３）。アドレスｉに格納すべき要素Ｍ
（ｉ）の値がアドレスｉに等しい場合には、このアドレ
スｉに、次の要素Ｍ（ｉ＋１）を書込み、乱数元データ
集合ＲＤから、この書込んだ要素Ｍ（ｉ＋１）を取除く
（ステップＳ４）。ここで、乱数元データ集合ＲＤの要
素の値は互いに異なっているため、要素Ｍ（ｉ＋１）
は、アドレスｉと値が異なっており、この要素Ｍ（ｉ＋
１）をアドレスｉに書込んでも、問題はない。

【００３１】次いで、乱数元データ集合ＲＤの残りの要
素のうち、最小番号ＭＩＮ｛ｉ｝の要素Ｍ（ｘ）をアド
レス（ｉ＋１）の位置に書込む（ステップＳ５）。この
とき、要素Ｍ（ｘ）＝（ｉ＋１）であれば、ｘが次の最
小値の要素Ｍ（ｘ）をアドレス（ｉ＋１）に書込む。こ
の書込んだ要素Ｍ（ｘ）を乱数元データ集合から取除
く。

【００３２】次いで、このアドレス（ｉ＋１）が、最終
アドレス２＾ｎ−１であるかを判定する（ステップＳ
６）。最終アドレスまで、乱数データが書込まれていれ
ば、この乱数データの初期値の設定が終了する。一方、
ステップＳ６において、アドレス（ｉ＋１）がまだ最終
アドレス２^ｎ−１に到達していない場合には、すでに
アドレスｉが１増分されて、アドレス（ｉ＋１）に要素
Ｍ（ｘ）が書き込まれているため、ステップＳ１０にお
いてアドレスｉを１増分して、実際に書き込まれたアド
レス位置をポイントする。

【００３３】一方、ステップＳ３において、アドレスｉ
に書込む要素Ｍ（ｉ）が別のアドレスを指定している場
合には、このアドレスｉに、要素Ｍ（ｉ）を書込み、こ
の書込んだ要素Ｍ（ｉ）を、乱数元データ集合から取除
く（ステップＳ７）。次いで、このアドレスｉが、最終
アドレス２＾ｎに到達しているか否かの判定を行なう
（ステップＳ８）。このアドレスｉが最終アドレスに到
達していれば、乱数データの初期値の設定が終了する。

【００３４】一方、ステップＳ８においてまだ最終アド
レスに到達していない場合には、アドレスｉを１増分し
て（ステップＳ９）、ステップＳ３に戻る。また、ステ
ップＳ６においてまだ最終アドレスに到達していないと
判定された場合には、前述のごとくステップＳ１０にお
いてアドレスを１増分した後、ステップＳ９において、
アドレスを１増分して、次の書込位置のアドレスを指定
する。ステップＳ１０において生成されたアドレス（ｉ
＋１）は、最終アドレス２^ｎ−１と異なるため、ステ
ップＳ１０の後にステップＳ９においてさらにアドレス
ｉを１増分しても、最終アドレスを超えることはない。
最終アドレスに到達するまで、上述の手順を繰り返し実
行する。

【００３５】上述の乱数データの初期値設定手順に従っ
てｎビットの乱数データを、アドレス１−２＾ｎに書込
むことにより、ある特定のアドレスにアクセスしたと
き、そのアドレス位置に格納された乱数データが対応の
アドレスを指定し、乱数データがそのアドレスに固定さ
れて、乱数発生シーケンスが凍結されるのを防止するこ
とができ、乱数データを修飾しない場合、乱数データの
周期を２＾ｎ−１に設定することができる。ここで、周
期が、２＾ｎ−１であるのは、アドレス０を使用してい
ないためである。アドレス０を使用することが許され
る、すなわち、乱数データとして、“０…０”が使用で
きる場合には、図４に示すフロー図において、アドレス
ｉの初期値を０に設定することにより、周期２＾ｎの乱
数データを生成することができる。以下に説明する修飾
動作においては、このアドレス“０…０”を使用する。

【００３６】［修飾回路１８の構成］図５（Ａ）は、図
１に示す修飾回路１８の構成を概略的に示す図である。
図５において、修飾回路１８は、書込活性化信号ＷＥと
乱数制御信号ＲＮＣを受けるＡＮＤ回路３０と、内部ア
ドレスバス上の最下位アドレスビットＡＬＳＢとＡＮＤ
回路３０の出力信号と内部データバス１２ａ上の乱数デ
ータの最上位ビットＤｍを受けて、乱数データ発生モー
ド時、この最上位データビットＤｍを選択的に修飾して
内部データバス１２ｂを介して書込／読出回路１４に伝
達するビット変更回路３４ｍと、インバータ３２を介し
て与えられる最下位アドレスビットＡＬＳＢとＡＮＤ回
路３０の出力信号と乱数データの最下位ビットＤ０とを
受け、乱数データ発生モード時この最下位データビット
Ｄ０を修飾して内部データバス１２ｂを介して書込／読
出回路１４に伝達するビット変更回路３４ｌを含む。こ
こで、内部データバス１２ａおよび１２ｂは、図１に示
す内部データバス１２に対応し、内部データバス１２ａ
が図１に示すデータ入出力回路６に結合される。

【００３７】書込／読出回路１４は、書込活性化信号Ｗ
Ｅの活性化時活性化され、これらのビット変更回路３４
ｍおよび３４ｌの出力ビットと図示しない残りの内部デ
ータバス１２上のビット値に従って内部書込データを生
成してメモリアレイ２へ転送するライトドライバ１４ｗ
と、読出活性化信号ＲＥの活性化時活性化され、メモリ
アレイ２の選択メモリセルから読出されたデータを増幅
して内部データバス１２ｂへ出力するリードアンプ１４
ｒを含む。

【００３８】この修飾回路１８においては、乱数データ
の最上位ビットＤｍおよび最下位ビットＤ０に対しての
みビット変更回路３４ｍおよび３４ｌが設けられてお
り、残りの内部データバス１２上のデータ線に対して
は、これらのビット変更回路は設けられていない。した
がって、乱数データ発生時、最下位アドレスビットＡＬ
ＳＢに従って、乱数データの最上位ビットＤｍおよび最
下位ビットＤ０が選択的に修飾されてメモリアレイ２に
書込まれる。

【００３９】図５（Ｂ）は、図５に示すビット変更回路
３４ｍおよび３４ｌの構成を示す図である。ビット変更
回路３４ｍおよび３４ｌは、同一構成を有するため、図
５（Ｂ）においては、１つのビット変更回路の構成を示
す。

【００４０】図５（Ｂ）においては、ビット変更回路３
４ｍおよび３４ｌの各々は、入力ノードＩＡおよびＩＢ
上の信号を受けるＮＡＮＤ回路４０と、ＮＡＮＤ回路４
０の出力信号を反転するインバータ４１と、これらのＮ
ＡＮＤ回路４０およびインバータ４１の出力する相補信
号に従って選択的に導通し、導通時入力ノードＩＣを出
力ノードＯＴに結合する転送ゲート４２と、ＮＡＮＤ回
路４０およびインバータ４１の出力する相補信号に従っ
て選択的に活性化され、活性化時入力ノードＩＣ上の信
号を反転して出力ノードＯＴに出力するトライステート
インバータバッファ４３とを含む。ビット変更回路３４
ｍは、入力ノードＩＡおよびＩＢにそれぞれ、最下位ア
ドレスビットＡＬＳＢおよびＡＮＤ回路３０の出力信号
を受け、入力ノードＩＣが内部データバスに結合され
る。ビット変更回路３４ｌは、入力ノードＩＡが、イン
バータ３２の出力信号を受けるように結合され、入力ノ
ードＩＢに、ＡＮＤ回路３０の出力信号を受け、入力ノ
ードＩＣが内部データ線に結合される。出力ノードＯＴ
は、これらのビット変更回路３４ｍおよび３４ｌそれぞ
れの対応の内部データ線に結合される。

【００４１】乱数制御信号ＲＮＣが非活性状態のときに
は、図５（Ａ）に示すＡＮＤ回路３０の出力信号はＬレ
ベルである。したがって、ビット変更回路３４ｍおよび
３４ｌにおいてそれぞれの入力ノードＩＢに、Ｌレベル
の信号が与えられるため、図５（Ｂ）に示すＮＡＮＤ回
路４０の出力信号がＨレベルとなり、かつインバータ４
１の出力信号がＬレベルとなる。この状態においては、
ビット変更回路３４ｍおよび３４ｌにおいては転送ゲー
ト４２が導通し、トライステートインバータバッファ４
３は、出力ハイインピーダンス状態である。したがっ
て、この通常動作モード時においては、何らビット変更
が行なわれないため、外部アドレスに従って、データア
クセスを実行することができる。

【００４２】乱数制御信号ＲＮＣがＨレベルとなる乱数
データ発生モード時においては、乱数データ読出後、書
込活性化信号ＷＥが所定時間活性化され、ＡＮＤ回路３
０の出力信号がＨレベルとなる。したがって、最下位ア
ドレスビットＡＬＳＢが、Ｌレベル（“０”）であり、
偶数アドレスを指定しているときには、図５（Ａ）に示
すインバータ３２の出力信号がＨレベルとなり、応じて
ビット変更回路３４ｌにおいては、ＮＡＮＤ回路４０の
出力信号がＬレベルとなる。応じて、インバータ４１の
出力信号がＨレベルとなり、ビット変更回路３４ｌにお
いて、転送ゲート４２が非導通状態となり、一方、トラ
イステートインバータバッファ４３が活性化される。し
たがって、乱数データの最下位ビットＤ０が反転されて
ライトドライバ１４ｗへ与えられる。ライトドライバ１
４ｗは、この書込活性化信号ＷＥの活性化に従って、こ
の内部データバス１２ｂ上のデータをメモリアレイ２の
選択メモリセルへ書込む。

【００４３】ビット変更回路３４ｍにおいては、ＮＡＮ
Ｄ回路４０の出力信号が、Ｈレベルであり、転送ゲート
４２が導通状態にあり、ビットの反転は行なわれない。

【００４４】一方、最下位アドレスビットＡＬＳＢがＨ
レベル（“１”）であり、奇数アドレスの場合には、イ
ンバータ３２の出力信号がＬレベルとなり、ビット変更
回路３４ｌにおいては、転送ゲート４２が導通状態、ト
ライステートインバータバッファ４３は出力ハイインピ
ーダンス状態であり、乱数データの最下位ビットＤ０は
修飾されずに、ライトドライバ１４ｗへ与えられる。一
方、ビット変更回路３４ｍにおいては、転送ゲート４２
が非導通状態、トライステートインバータバッファ４３
が活性状態となり、乱数データの最上位ビットＤｍを反
転して内部データバス１２ｂの対応の内部データ線を介
してライトドライバ１４ｗへ伝達する。

【００４５】したがって、この乱数データ発生時におい
ては、書込活性化信号ＷＥが活性化されると、偶数アド
レスから読出された乱数データは、その最下位ビットが
反転されて再書込され、また奇数アドレスについては乱
数データの最上位ビットが反転されて再書込が行なわれ
る。

【００４６】したがって、図６に示すように、アドレス
Ａ１−Ａｎにそれぞれ格納された乱数データＲＤ１−Ｒ
Ｄｎが、最初に読出されると、奇数アドレスＡ１、Ａ
３、…Ａｎの乱数データＲＤ１、ＲＤ３、ＲＤｎは、そ
の最上位ビットのビット値が反転され、一方、偶数アド
レスＡ２，…，Ａｎ−１の乱数データＲＤ２および…Ｒ
Ｄｎ−１は、その最下位ビットのビット値が反転され
る。したがって、最初のアドレスＡ１−Ａｎがすべてア
クセスされた後、次の乱数データ発生シーケンスにおい
ては、乱数データの値が変更されているため、乱数デー
タ発生シーケンスが前回の乱数データ発生シーケンスと
異なり、乱数データ発生シーケンスを長くすることがで
きる。この修飾された乱数データがすべて発生される
と、再び元の乱数データに戻るため、したがって、最
低、乱数データの周期を２倍に設定することができる。

【００４７】なお、この乱数データ発生時に乱数データ
を書換える構成においては、アドレス“０…０”を許容
し、このアドレス“０…０”に、適当な乱数データを格
納する。例えば、奇数アドレスにデータ“１００…０”
が格納されて、修飾された場合、アドレス“０００…
０”が次のアクセス時に指定される。この場合、アドレ
ス“０００…０”に適当な乱数データが格納されていれ
ば、乱数発生シーケンスを持続することができる。

【００４８】この乱数データ格納時においては、修飾さ
れた乱数データが、自身を格納するアドレスを指定する
ことができる。しかしながら、この場合、再度読出され
たとき、そのアドレスに従って自身が修飾され、次のサ
イクルにおいて、別のアドレスが指定されるため、特に
問題は生じない。この場合、乱数の周期をより長くする
ことができる。

【００４９】この、修飾操作において、奇数アドレスの
データと偶数アドレスのデータとに対して操作内容を異
ならせているのは、連続アドレスのデータに対する操作
を異ならせ、連続乱数データの間に線形性が生じないよ
うにいするためである。

【００５０】なお、この乱数データ発生時において、乱
数データ読出後、書込活性化信号ＷＥを活性化する制御
は、図１に示す制御回路２０により実行される。アドレ
ス信号が内部で生成されるため、乱数データ発生モード
時、アドレスバスに新たなアドレスが転送されるごと
に、アドレス変化検出信号を生成し、このアドレス変化
検出信号に従ってリードアンプ１４ｒを活性化する読出
活性化信号ＲＥを活性化し、続いて、所定期間書込活性
化信号ＷＥを活性化する。これにより、読出データと書
込データの衝突を防止して、正確に、乱数データを修飾
することができる。なお、乱数データの初期アドレス
は、外部アドレスに従って、指定される。乱数データ発
生を指示するコマンドとともに初期アドレスを外部から
印加する。外部アドレスを内部に取りこみ、内部アドレ
スを生成してメモリアレイ部に伝達した後、アドレス入
力回路をアドレスバス８（８ｂ）から切離す。

【００５１】また、図５（Ａ）に示す構成においては、
ビット変更回路３４ｍおよび３４ｌにより、内部データ
バス１２は、内部データバス１２ａおよび１２ｂに区分
されているが、他のデータ線については連続的に延びて
いる。

【００５２】しかしながら、図７に示すように、リード
アンプ１４ｒの出力が、内部データバス１２に伝達さ
れ、この内部データバス１２は、修飾回路１８を介して
ライトドライバ１４ｗに結合されてもよい。このライト
ドライバ１４ｗおよびリードアンプ１４ｒはメモリアレ
イ２に結合される。この図７に示す構成の場合、リード
アンプ１４ｒの読出動作と並行して修飾回路１８を動作
させて、ライトドライバ１４ｗを介して修飾後の乱数デ
ータをメモリアレイ２に書込むことができ、制御が容易
となる。

【００５３】なお、乱数データが修飾されるのは、該乱
数データが読み出されたサイクルにおいてであり、読み
出された乱数データがアドレスとして利用されるのは、
該乱数データが読み出されたサイクルの次のサイクルで
ある。

【００５４】この奇数アドレスの乱数データの最上位ビ
ットを反転し、また偶数アドレスの乱数データの最下位
ビットを反転することにより、隣接アドレス間でのデー
タの線形操作関係が存在しないため、乱数の安全性が確
保される。また、アドレス“０…０”に適当な乱数デー
タを格納する構成の場合、奇数アドレスの乱数データの
最下位ビットを反転し、偶数アドレスの乱数データの最
上位ビットを反転してもよい。

【００５５】なお、この乱数データの修飾時、最上位ビ
ットおよび最下位ビットの反転する構成の場合、データ
バスの最も外部のデータ線のビット値の修飾であり、デ
ータバス内部のデータ線を取出して、修飾する必要がな
く、回路配置が容易となる。

【００５６】また、この最上位ビットおよび最下位ビッ
トに代えて、乱数データの適当な上位ビットおよび下位
ビットが修飾されてもよい。

【００５７】なお、上述の説明においては、半導体装置
１は、１つの半導体チップ上に集積化されている。この
半導体装置としては、データの書込／読出を行なうとと
もに、アドレス指定をランダムに行なうことのできるＲ
ＡＭであればよく、データ書込経路とデータ読出経路と
が異なるマルチポートＲＡＭであってもよい。また、内
部データバスとして、内部書込データを伝達する内部書
込データバスと内部読出データを伝達する内部読出デー
タバスとが別々に設けられていてもよい。

【００５８】なお、転送回路１６においては、内部読出
データの適当な数の選択されたビットを、メモリセル選
択回路内のアドレス信号をデコードして行および列選択
信号を生成するデコード回路へ与える場合において、相
補アドレスビットを生成する必要がある場合には、この
転送回路１６において、各データビットの反転ビットを
生成して相補データビットを生成することにより、容易
に、相補アドレス信号ビットを生成してデコード回路へ
与えることができる。

【００５９】また、これに代えて、アドレス入力回路と
外部アドレス入力端子との間にマルチプレクサを設け、
このマルチプレクサを介してデータラッチＤＬＨからの
内部読出データを、アドレス入力回路へ与えてもよい。
この構成の場合、トライステート転送バッファ回路およ
び転送ゲート回路は、特に設ける必要がない。

【００６０】

【発明の効果】以上のように、この発明に従えば、メモ
リの内部読出データの適当なビットをアドレス信号とし
て利用して、次のデータを読出すように構成しており、
高速でかつ容易に安全性の高い乱数データを生成するこ
とができる。特に、この読出した内部乱数データを内部
で修飾して再書込するように構成しており、メモリアレ
イ内に格納される乱数データが、常時更新されるため、
乱数データの周期を長くすることができる。

【００６１】また、アドレスバスの最下位ビット値に従
ってデータの最上位ビットおよび最下位ビットの一方を
選択的に反転してメモリアレイに書込んでおり、容易
に、乱数データを修飾してメモリアレイへ書込むことが
でき、またこのとき連続するアドレスの乱数データに対
する修飾操作が異なっており、続いて読出される乱数デ
ータの線形性が存在しないため、修飾後の乱数データに
ついても、安全性を確保することができる。

【００６２】また、通常動作モード時においては、外部
からの書込データをメモリへ書込むように構成してお
り、この乱数データ発生用メモリを、通常のワーキング
メモリとしても利用することができ、通信端末などにお
いても、暗号文を復号化するためのワーキングメモリと
して使用することができ、回路規模の小さな暗号復号化
回路を実現することができる。

【００６３】また、この半導体装置を集積化することに
より、携帯機器などの用途においても容易に適用するこ
とができ、プロセサなどと組合わせ、セキュリティの高
い携帯情報端末機器を構築することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体装置の全体の構成を概
略的に示す図である。

【図２】 図１に示す転送回路の構成を概略的に示す図
である。

【図３】 この発明における乱数データ発生時のアドレ
スの構成を概略的に示す図である。

【図４】 乱数データの初期設定シーケンスを示すフロ
ー図である。

【図５】 （Ａ）は、図１に示す修飾回路の構成を概略
的に示し、（Ｂ）は、図５（Ａ）に示すビット変更回路
の構成を示す図である。

【図６】 図５（Ａ）に示す修飾回路の動作を説明する
ための図である。

【図７】 この発明に従う半導体装置の変更例を示す図
である。

【図８】 従来の乱数データ発生器の構成を概略的に示
した図である。

【符号の説明】

１ 半導体装置、２ メモリアレイ、４ アドレス入力
回路、６ データ入力回路、８ アドレスバス、８ａ，
８ｂ 内部アドレスバス、１２ 内部データバス、１６
転送回路、１８ 修飾回路、２０ 制御回路、ＤＬＨ
データラッチ、ＴＧ０−ＴＧｍ 転送ゲート回路、Ｔ
Ｂ０−ＴＢｍ トライステート転送バッファ回路、１４
ｗ ライトドライバ、１４ｒ リードアンプ、３４ｍ，
３４ｌビット変更回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを記憶するメモリと、 前記メモリから読出されたデータを伝達するためのデー
   タバスと、 前記メモリのアドレスを指定するアドレス信号を伝達す
   るアドレスバスと、 所定の動作モードを指定する動作モード指示信号に従っ
   て、前記データバスの所定数のデータ線のデータを前記
   アドレスバスに転送する転送回路と、 前記動作モード指示信号が前記所定の動作モードを指示
   するとき、前記アドレスバスの所定のアドレス信号線の
   ビット値に従って前記データバスの所定のデータ線のデ
   ータビット値を修飾して、該修飾後のデータを前記メモ
   リ回路の前記アドレスバス上のアドレス信号が指定する
   位置に書込む書込回路とを備える、半導体装置。
2. 【請求項２】 前記書込回路は、前記アドレスバスの所
   定のアドレス信号線の最下位ビット値に従って前記所定
   数のデータ線の最上位のビットおよび最下位のビット値
   の一方を反転して前記メモリのアドレス指定された位置
   に書込む、請求項１記載の半導体装置。
3. 【請求項３】 前記書込回路は、前記動作モード指示信
   号が、前記所定の動作モードと異なる動作モードを指示
   するとき、外部からの書込データを前記メモリへ書込
   む、請求項１記載の半導体装置。
4. 【請求項４】 前記半導体装置は、半導体チップ上に集
   積化される、請求項１記載の半導体装置。