JP2002354513A - マルチポート・マルチアドレスメモリ方式時間スイッチ制御システム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 １つの入、出力ハイウエイに対する並列の時
間スイッチに対して、データメモリの動作速度の増加傾
向、データメモリの容量の増加傾向を抑制する。 【解決手段】 入力ハイウエイ２０２と出力ハイウエイ
間２０３でハイウエイ上のチャンネルを時間軸方向で入
れ替えるマルチポート・マルチアドレスメモリ方式時間
スイッチ制御システムに、入力ハイウエイ上のチャンネ
ルを分離し、分離したチャンネルを複数並列に展開する
分離部２１７と、並列に展開される各チャンネルをチャ
ンネル入れ替え情報に基づいて同時に書き込む複数のマ
ルチポート・マルチアドレスメモリ部２０４、２０５
と、マルチポート・マルチアドレスメモリ部に書き込ま
れたチャンネルを順次読み出し、読み出されたチャンネ
ルを多重して出力ハイウエイ上のチャンネルを形成する
多重部２１８とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル交換機等に使
用される時間スイッチに関する。特に、本発明は、デー
タメモリを並列展開させる場合に並列展開数に比例しデ
ータメモリの容量、時間スイッチ回路の大規模化に伴う
システム全体の大型化、高価格化を回避可能にするマル
チポート・マルチアドレスメモリ方式時間スイッチ制御
システム及び方法に関する。

【０００２】

【従来の技術】特開昭５９−１１９９９６号公報には、
複数の入、出力ハイウエイに対して、マルチポートメモ
リを用いて、データメモリの所要動作速度、記憶容量を
増大させることなく、大容量の時間スイッチの実現が開
示されている。近年、通信回線容量の大幅な拡大が見込
まれており、１つの入、出力ハイウエイに対しても、デ
ータメモリの動作速度を増加させる傾向がある。このた
め、入力ハイウエイへの入力データを並列展開し、デー
タメモリがアクセス可能な速度まで低下させる必要があ
る。

【０００３】

【発明が解決しょうとする課題】しかしながら、データ
メモリとして１ポートのＲＡＭ（Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）を用いたシーケンシャル書き込
み、ランダム読み出し動作構成では、データメモリの容
量が並列展開数に比例して、「１フレームチャンネル数
×並列数」まで増加するという問題がある。

【０００４】すなわち、並列展開数に比例しデータメモ
リの容量が大幅に増加し、時間スイッチ回路も大規模化
し、高価格化が懸念される。したがって、本発明は上記
問題点に鑑みて、通信回線容量が大幅に拡大することに
伴って、１つの入、出力ハイウエイに対する並列の時間
スイッチに対して、データメモリの動作速度の増加傾
向、データメモリの容量の増加傾向を抑制するマルチポ
ート・マルチアドレスメモリ方式時間スイッチ制御シス
テム及び方法を提供する。

【０００５】

【課題を解決するための手段】本発明は前記問題点を解
決するために、入力ハイウエイと出力ハイウエイ間でハ
イウエイ上のチャンネルを時間軸方向で入れ替えるマル
チポート・マルチアドレスメモリ方式時間スイッチ制御
システムにおいて、前記入力ハイウエイ上のチャンネル
を分離し、分離したチャンネルを複数並列に展開する分
離部と、並列に展開される各前記チャンネルをチャンネ
ル入れ替え情報に基づいて同時に書き込む複数のマルチ
ポート・マルチアドレスメモリ部と、前記マルチポート
・マルチアドレスメモリ部に書き込まれたチャンネルを
順次読み出し、読み出されたチャンネルを多重して前記
出力ハイウエイ上のチャンネルを形成する多重部とを備
えることを特徴とするマルチポート・マルチアドレスメ
モリ方式時間スイッチ制御システムを提供する。

【０００６】この手段により、通信回線容量が大幅に拡
大することに伴って、１つの入、出力ハイウエイに対す
る並列の時間スイッチに対して、データメモリの動作速
度の増加傾向、データメモリの容量の増加傾向を抑制す
ることが可能になる。好ましくは、各前記マルチポート
・マルチアドレスメモリ部は、複数のメモリセルを有
し、各前記メモリセルは並列に展開される前記チャンネ
ルを入力する複数の書き込みポートを有し、各前記メモ
リセルのアドレスに同時に書き込み信号を入力する。

【０００７】この手段により、複数のポートに対してそ
れぞれ独立してメモリセルへの書き込みを可能にしたの
で、メモリセルの読み出し動作においても、独立したア
ドレスを読み出すことが可能になる。好ましくは、さら
に、書き込み制御部が設けられ、前記書き込み制御部は
チャンネル入れ替え情報を設定され、設定されたチャン
ネル入れ替え情報に基づき各前記マルチポート・マルチ
アドレスメモリ部のアドレスに同時に書き込み信号を出
力する。

【０００８】この手段により、設定されるチャンネル入
れ替え情報についてはデータの変化が起こらない固定的
なデータであることから、この設定に電流を流すことが
必要ないので、全体的な消費電力を削減することができ
る。好ましくは、前記書き込み制御部に設定されるチャ
ンネル入れ替え情報にはチャンネルの廃棄情報が含まれ
る。

【０００９】この手段により、出力されないチャンネル
に関しては書き込み廃棄処理を行っているので、データ
メモリの容量は有効に活用可能になる。好ましくは、前
記書き込み制御部にラッチ回路を設け、前記ラッチ回路
はチャンネル入れ替え情報を予め保持する。

【００１０】この手段により、予めチャンネル入れ替え
情報が設定されたラッチ回路で構成された固定的なデー
タであるため、タイミング的な制約がなくなり容易に回
路設計を行うことがが可能になる。さらに、本発明は、
入力ハイウエイと出力ハイウエイ間でハイウエイ上のチ
ャンネルを時間軸方向で入れ替えるマルチポート・マル
チアドレスメモリ方式時間スイッチ制御システムにおい
て、前記入力ハイウエイ上のチャンネルを分離し、分離
したチャンネルを複数並列に展開する分離部と、並列に
展開される各前記チャンネルをシーケンシャルに書き込
むマルチポート・マルチアドレスメモリ部と、前記マル
チポート・マルチアドレスメモリ部に書き込まれたチャ
ンネルをチャンネル入れ替え情報に基づいて同時に読み
出して読み出されたチャンネルを多重して前記出力ハイ
ウエイ上のチャンネルを形成する多重部とを備えること
をとくちょうとするマルチポート・マルチアドレスメモ
リ方式時間スイッチ制御システムを提供する。

【００１１】この手段により、上記発明と同様に、マル
チポート・マルチアドレスメモリ部の容量を大幅に削減
することが可能になる。さらに、本発明は、入力ハイウ
エイと出力ハイウエイ間でハイウエイ上のチャンネルを
時間軸方向で入れ替えるマルチポート・マルチアドレス
メモリ方式時間スイッチ制御方法において、前記入力ハ
イウエイ上のチャンネルを分離し、分離したチャンネル
を複数並列に展開する工程と、並列に展開される各前記
チャンネルをチャンネル入れ替え情報に基づいて同時に
複数のマルチポート・マルチアドレスメモリ部に書き込
む工程と、前記マルチポート・マルチアドレスメモリ部
に書き込まれたチャンネルを順次読み出し、読み出され
たチャンネルを多重して前記出力ハイウエイ上のチャン
ネルを形成する工程とを備えることを特徴とするマルチ
ポート・マルチアドレスメモリ方式時間スイッチ制御方
法を提供する。

【００１２】この手段により、上記発明と同様に、通信
回線容量が大幅に拡大することに伴って、１つの入、出
力ハイウエイに対する並列の時間スイッチに対して、デ
ータメモリの動作速度の増加傾向、データメモリの容量
の増加傾向を抑制することが可能になる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明に係るマルチ
ポート・マルチアドレスメモリ方式時間スイッチ制御シ
ステムの概略構成を示すブロック図である。マルチポー
ト・マルチアドレスメモリ方式時間スイッチ制御システ
ムでは、マルチポート・マルチアドレスメモリ部が複数
個使用され、並列時間スイッチが構成されるが、一例と
して、本図に示すように、説明の簡単化のため、２並列
展開型の並列時間スイッチ回路２０１の実施例構成につ
いて説明を行う。

【００１４】並列時間スイッチ回路２０１には入力ハイ
ウエイ２０２、出力ハイウエイ２０３が接続され、並列
時間スイッチ回路２０１は、入力ハイウエイ２０２の入
力ハイウエイ上チャンネルデータと出力ハイウエイ２０
３のハイウエイ上チャンネルデータ間で、時間軸方向で
のチャンネル入れ替え機能を有する回路である。並列時
間スイッチ回路２０１にはマルチポート・マルチアドレ
スメモリ部２０４、２０５が設けられ、マルチポート・
マルチアドレスメモリ部２０４、２０５は、例えば、Ｒ
ＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で
あり、それぞれ複数のメモリセル０〜ｎ−１で構成さ
れ、時間スイッチにおけるデータメモリ（ＤＭ）２０
６、２０７として使用される。

【００１５】さらに、並列時間スイッチ回路２０１には
書き込み制御回路（コントロールメモリ：ＣＭ）２１
１、２１２が設けられ、書き込み制御回路２１１、２１
２は２０６に対するマルチアドレス書き込み用メモリセ
ルイネーブル信号２１３、２１４を生成し、時間スイッ
チにおけるチャンネル入れ替え情報を設定されている。

【００１６】さらに、並列時間スイッチ回路２０１には
カウンタ回路（ＣＴＲ）２１５が設けられ、カウンタ回
路２１５はデータメモリ２０６、２０７に書き込まれた
データを順次読み出すためのシーケンシャルアドレスを
生成する。生成したシーケンシャルアドレスはデータメ
モリ２０６、２０７の読み出しアドレス２１６として使
用される。

【００１７】入力ハイウエイ２０２とデータメモリ２０
６、２０７の間には分離回路（ＤＭＵＸ）２１７が接続
され、分離回路２１７は時間スイッチ入力データを２並
列に展開する。分離回路２１７の出力データ速度は入力
データ速度の１／２になる。入力データを２並列に展開
するため、データメモリ２０６、２０７は、それぞれの
容量が「１フレームチャンネル数／２」となるマルチポ
ート・マルチアドレスメモリ部２０４、２０５を２個使
用する構成となる。

【００１８】出力ハイウエイ２０３とデータメモリ２０
６、２０７の間には多重回路（ＭＵＸ）２１８が設けら
れ、多重回路２１８はデータメモリ２０６、２０７から
読み出されたデータを多重し、時間スイッチの出力デー
タとなる。図２は、一例として、図１におけるマルチポ
ート・マルチアドレスメモリ部２０４を詳細に説明する
図である。

【００１９】本図に示すように、マルチポート・マルチ
アドレスメモリ部２０４を構成する複数のメモリセル０
〜ｎ−１は、それぞれ独立した２種類のデータ線（ポー
トＡ、ポートＢ）を有する。すなわち、メモリセル０〜
ｎ−１に書き込まれる２ポートのそれぞれの入力データ
線は、ポートＡの正相データ線１０３、ポートＢの正相
データ線１０４、ポートＡの逆相データ線１０５、ポー
トＢの逆相データ線１０６からなる。

【００２０】メモリセル０〜ｎ−１の各アドレスに対し
て、ポートＡ、ポートＢに対するメモリセル書き込みイ
ネーブル信号１０−０〜１０−（ｎ−１）、２０−０〜
２０−（ｎ−１）は、それぞれ独立して動作に用いられ
る。本図２に示すように、メモリセル内コア回路３Ａは
１アドレス分のメモリセル内コア回路であり、一例とし
てメモリセル３のメモリセル内コア回路である。

【００２１】メモリセル内コア回路３Ａはループ状に接
続され帰還型保持回路を形成するインバータ回路１３
１、１３２と、上記帰還型保持回路とポートＡの正相デ
ータ線１０３、ポートＢの正相データ線１０４のそれぞ
れとの間に接続されるポートＡ正相データ用トランスフ
ァーゲート１３３、ポートＢ正相データ用トランスファ
ーゲート１３４と、上記帰還型保持回路とポートＡの逆
相データ線１０５、ポートＢの逆相データ線１０６のそ
れぞれとの間に接続されるポートＡ逆相データ用トラン
スファーゲート１３５、ポートＢ逆相データ用トランス
ファーゲート１３６とで構成される。

【００２２】ポートＡ書き込みデータをメモリセル内コ
ア回路３Ａに保持するとき、ポートＡから入力された書
き込みデータは、メモリセルイネーブル信号１０−３が
許可状態になることにより、ポートＡ正相データ用トラ
ンスファーゲート１３３、ポートＡ逆相データ用トラン
スファーゲート１３５がオン状態となり、上記帰還型保
持回路にラッチされる。

【００２３】また、ポートＢ書き込みデータをメモリセ
ル内コア回路３Ａに保持するとき、ポートＢから入力さ
れた書き込みデータは、メモリセルイネーブル信号２０
−３が許可状態になることにより、ポートＢ正相データ
用トランスファーゲート１３４、ポートＢ逆相データ用
トランスファーゲート１３６がオン状態となり、上記帰
還型保持回路にラッチされる。

【００２４】メモリセル内コア回路３Ａに書き込まれた
データは、メモリセルイネーブル信号を許可状態にする
ことにより、トランスファーゲートがオン状態となり、
上記帰還型保持回路にラッチされているデータがポート
Ａのデータ線又はポートＢのデータ線に読み出される。
このようにして、各アドレスのメモリセルに対するメモ
リセルイネーブル信号はそれぞれ独立に動作するため、
ポートＡに対する書き込まれたデータは、同時に複数ア
ドレスのメモリセル内コア回路３Ａに書き込まれる。

【００２５】同様に、ポートＢに対するメモリセルイネ
ーブル信号も複数のアドレスを同時に許可状態にするこ
とにより、ポートＢ書き込みデータが複数アドレスのメ
モリセル内コア回路３Ａに書き込まれ、同時刻において
ポートＡ用メモリイネーブル信号とポートＢ用メモリイ
ネーブル信号を許可状態にすることにより、複数ポート
の書き込みデータを同時に複数アドレスのメモリセルに
書き込むことができる。

【００２６】なお、図１におけるマルチポート・マルチ
アドレスメモリ部２０５についても、上記と同様である
ので説明を省略する。したがって、本発明によれば、複
数のデータ線に対してそれぞれ独立したメモリセルイネ
ーブル信号を有することにより、メモリセルの読み出し
動作においてもそれぞれ独立したアドレスを読み出すこ
ともできる。

【００２７】図３は、一例として、図１におけるマルチ
ポート・マルチアドレスメモリ部２０４を用いたデータ
メモリ２０６と書き込み制御回路２１１の接続例を示す
図である。本図に示すように、書き込み制御回路２１１
には複数のコントロールレジスタ３０１が設けられ、コ
ントロールレジスタ３０１はそれぞれチャンネル入れ替
え情報を設定されている。

【００２８】コントロールレジスタ（ＣＭ ＲＥＧ）３
０１には複数のコンパレータ回路（ＣＭＰ）３０２が接
続され、コンパレータ回路３０２は入力タイムスロット
データ３０３を入力し、入力タイムスロットデータ３０
３とコントロールレジスタ３０１からそれぞれ出力され
るチャンネル入れ替え情報をそれぞれ比較し、この比較
に基づいて、マルチアドレス書き込み用メモリセルイネ
ーブル信号２１３として、ポートＡ用メモリセル書き込
みイネーブル信号１０−０〜１０−（ｎ−１）とポート
Ｂ用メモリセル書き込みイネーブル信号２０−０〜２０
−（ｎ−１）をそれぞれ対にしてマルチポート・マルチ
アドレスメモリ部２０４のメモリセル０〜ｎ−１に出力
する。

【００２９】さらに、本実施例では、書き込み制御回路
２１１のコントロールレジスタ３０１には予めチャンネ
ル入れ替え情報が設定されたラッチ回路で構成された固
定的なデータであるため、コントロールレジスタ３０１
からのタイミング的な制約がなくなり容易に回路設計を
行うことがが可能になる。しかも、書き込み制御回路２
１１のコントロールレジスタ３０１は、データの変化が
起こらない固定的なデータであることから、コントロー
ルレジスタ３０１を構成するトランジスタに電流が流れ
ることがなくなり、全体的な消費電力を削減することが
できる。

【００３０】なお、図１におけるマルチポート・マルチ
アドレスメモリ部２０５を用いたデータメモリ２０７と
書き込み制御回路２１２の接続についても、上記と同様
であるので説明を省略する。図４は図３におけるコント
ロールレジスタ３０１の構成例を示す回路図である。

【００３１】本図に示すように、ラッチ回路で構成され
るコントロールレジスタ３０１にはトランスファーゲー
ト４０３が設けられ、トランスファーゲート４０３は、
その一方からチャンネル入れ替え情報データ４０２を入
力し、他方にはループ状のインバータ回路４０４、４０
５からなる帰還型保持回路に接続される。アドレスイネ
ーブル信号４０１が許可状態になるとトランスファーゲ
ート４０３がオン状態になり、チャンネル入れ替え情報
データ４０２が上記帰還型保持回路にラッチされる。

【００３２】図５は図１の構成図にデータの流れを付加
してマルチポート・マルチアドレスメモリ方式時間スイ
ッチ制御システムの動作について詳細かつ明確に説明す
るための図である。以下に本発明における実施例の動作
について、図３、図４及び図５を用いて詳細に説明す
る。

【００３３】先ず、図３の書き込み制御回路２１１の動
作について説明を行う。本実施例の時間スイッチを行う
前に、予めチャンネル入れ替え情報データをコントロー
ルレジスタ３０１に書き込みを行い、図４に示すラッチ
回路に保持する。図４のラッチ回路は、１度チャンネル
入れ替え情報を設定すると次のチャンネル入れ替え情報
データを設定されない限り、チャンネル入れ替え情報デ
ータは固定的にコントロールレジスタ３０１から出力さ
れる。

【００３４】コントロールレジスタ３０１に設定された
チャンネル入れ替え情報データと１フレーム入力チャン
ネルの順番を入力タイムスロットデータ３０３がコンパ
レータ回路３０２で一致したとき、ポートＡ用メモリセ
ル書き込みイネーブル信号１０−０〜１０−（ｎ−
１）、ポートＢ用メモリセル書き込みイネーブル信号２
０−０〜２０−（ｎ−１）が許可状態となる。

【００３５】図５に示すように、入力ハイウエイ２０２
の入力ハイウエイ上チャンネルデータ５０１は入力ハイ
ウエイ２０２上の１フレーム（この例では「ＡＢＣＤＥ
ＦＧＨ」の８チャンネル分）の入力データであり、時間
軸方向で１チャンネルづつ本実施例の回路に入力され
る。入力された「ＡＢＣＤＥＦＧＨ」の入力ハイウエイ
上チャンネルデータ５０１は分離回路２１７により２並
列に展開され、「ＡＣＥＧ」のポートＡ書き込みデータ
５０２と「ＢＤＦＨ」のポートＢ書き込みデータ５０３
に分離された後、マルチポート・マルチアドレスメモリ
部２０４、２０５で構成されたデータメモリ２０６、２
０７に入力される。

【００３６】分離回路２１７により２並列に展開された
ポートＡ書き込みデータ５０２及びポートＢ書き込みデ
ータ５０３は、入力ハイウエイ上チャンネルデータ５０
１に比べチャンネル数が１／２（この例ではそれぞれ４
チャンネル）となり、それに比例しデータ速度も１／２
になるためデータメモリ２０６、２０７のアクセス速度
も１／２となる。ポートＡ書き込みデータ５０２、ポー
トＢ書き込みデータ５０３はデータメモリ２０６、２０
７に書き込まれる際、予めチャンネル入れ替え情報デー
タが設定された書き込み制御回路２１１、２１２のマル
チアドレス書き込み用メモリセルイネーブル信号２１
３、２１４に従いランダムに書き込まれる。

【００３７】この動作説明では、ポートＡのチャンネル
「Ａ」は、データメモリ２０６内のマルチポート・マル
チアドレスメモリ部２０４の「２番地」と、データメモ
リ２０７内のマルチポート・マルチアドレスメモリ部２
０５の「０番地」、「３番地」に同時に書き込まれる。
また、ポートＢのチャンネル「Ｂ」は、本動作説明例で
は時間スイッチの出力データに出力する必要がないた
め、破棄され、データメモリ２０７に書き込まれていな
い。

【００３８】各チャンネルデータ毎のデータメモリ２０
６、２０７への書き込みアドレス情報、廃棄情報は、図
３に示すコントロールレジスタ３０１に設定されている
チャンネル入れ替え情報データにより決定され、ポート
Ａのチャンネル「Ａ」がマルチポート・マルチアドレス
メモリ部２０４の「２番地」とマルチポート・マルチア
ドレスメモリ部２０５の「０番地」及び「３番地」に書
き込みを行う場合は、マルチポート・マルチアドレスメ
モリ部２０４側のポートＡ用メモリセル書き込みイネー
ブル信号１０−２と、マルチポート・マルチアドレスメ
モリ部２０５側のポートＡ用メモリセル書き込みイネー
ブル信号１０−０、１０−３が許可状態となり、同時に
複数のアドレスに書き込みを行う。

【００３９】また、ポートＢのチャンネル「Ｂ」が廃棄
される場合は、全てのポートＡ用メモリセル書き込みイ
ネーブル信号１０−０〜１０−（ｎ−１）、ポートＢ用
メモリセル書き込みイネーブル信号２０−０〜２０−
（ｎ−１）が禁止状態となり、データメモリ２０６、２
０７に書き込まれることがない。次に、ポートＡのチャ
ンネル「Ｃ」はデータメモリ２０６内のマルチポート・
マルチアドレスメモリ部２０４の「０番地」に書き込ま
れ、ポートＢのチャンネル「Ｄ」は、破棄される。

【００４０】次に、ポートＡのチャンネル「Ｅ」はデー
タメモリ２０７内のマルチポート・マルチアドレスメモ
リ部２０５の「２番地」に書き込まれ、ポートＢのチャ
ンネル「Ｆ」は、データメモリ２０６内のマルチポート
・マルチアドレスメモリ部２０４の「１番地」、「３番
地」に同時に書き込まれる。次に、ポートＡのチャンネ
ル「Ｇ」は廃棄され、ポートＢのチャンネル「Ｈ」は、
データメモリ２０７内のマルチポート・マルチアドレス
メモリ部２０５の「１番地」に書き込まれる。

【００４１】このように、データメモリ２０６、２０７
にポートＡのチャンネル及びポートＢのチャンネルを書
き込む際に、書き込み制御回路２１１、２１２の情報に
従いランダムに書き込むことにより、データメモリ２０
６、２０７に書き込まれたチャンネルは既にチャンネル
入れ替えを行った状態にて書き込まれる。次に、データ
メモリ２０６、２０７に書き込まれたチャンネルは、読
み出しカウンタ２１５に従い、「０番地」から順次読み
出し動作を行い（読み出しデータ５０４及び５０５）、
多重回路２１８にて読み出しデータ５０４と読み出しデ
ータ５０５を多重化することにより、本実施例の回路か
ら時間軸方向でチャンネル入れ替えを行った１フレーム
（この例では８チャンネル分）の出力データ５０６が出
力ハイウエイ２０３上に出力される。

【００４２】すなわち、データメモリ２０６、２０７の
アクセスは、マルチアドレスへのランダム書き込み動作
とシーケンシャル読み出し動作を行うことにより、マル
チキャストに対応した時間スイッチの機能を実現するこ
とが可能になる。したがって、本発明のマルチポート・
マルチアドレスメモリ部２０４、２０５をデータメモリ
２０６、２０７に用いた並列時間スイッチ２０１を構成
すると、データメモリ２０１に書き込みを行う際に予め
設定されたチャンネル入れ替え情報に従い、ランダム書
き込み、出力されないチャンネルに関しては書き込み廃
棄処理を行っているので、データメモリ２０６、２０７
に書き込まれるチャンネル数は１フレームのチャンネル
数だけとなり、データメモリの容量は大幅に削減され、
且つ有効に活用可能になる。

【００４３】これに伴って、並列時間スイッチの回路規
模が削減され時間スイッチ回路２０１を用いたＬＳＩ
（大規模集積回路）の価格を抑えることが可能になる。
なお、上記実施例では、並列展開した時間スイッチ２０
１の構成であるため、データメモリ２０６、２０７のア
クセス速度が緩和されると同時に、アクセス速度の面か
らもデータメモリ２０６、２０７の消費電力が削減され
る。

【００４４】次に、本発明のマルチポート・マルチアド
レスメモリ部を用いた他の実施例として、シーケンシャ
ル書き込み動作を行い、マルチポートのランダム読み出
し動作を行うことにより、並列時間スイッチの機能を、
以下のように、実現する。図６は図１、図５における本
発明に係るマルチポート・マルチアドレスメモリ方式時
間スイッチ制御システムに関する他の実施例の概略構成
を示すブロック図である。

【００４５】本図に示すように、２並列時間スイッチで
ある並列時間スイッチ回路２０１には、図５と比較し
て、マルチポート・マルチアドレスメモリ部６０４が設
けられ、マルチポート・マルチアドレスメモリ部６０４
は先に述べた実施例と同様に時間スイッチのデータメモ
リ６０５として使用され、１フレームのチャンネル数
（この例では８チャンネル）のアドレス番地を持つ１面
のデータメモリ６０５で構成される。

【００４６】データメモリ６０５の入力側回路と出力側
回路は、図１に示す回路と同等であり、入力ハイウエイ
２０２から入力されるチャンネルデータを分離する分離
回路２１７と、データメモリ６０５の読み出し側には、
複数の読み出しポートから読み出されたチャンネルを多
重する多重回路２１８とで構成される。データメモリ６
０５の書き込み側のアドレスにはカウンタ回路（ＣＴ
Ｒ）６０６が接続され、カウンタ回路６０６はデータメ
モリ６０５に書き込みアドレス信号６１２を出力しデー
タメモリ６０５のシーケンシャル書き込み動作を行う。

【００４７】さらに、データメモリ６０５の読み出し側
のアドレスには読み出し制御回路（ＣＭ）６０８及び６
０９が接続され、読み出し制御回路６０８及び６０９は
読み出しアドレス信号６１３、６１４を出力しデータメ
モリ６０５のランダム読み出し動作を行う。本発明のマ
ルチポート・マルチアドレスメモリ部６０４は複数の読
み出しポートを有しているため（図１参照）、データメ
モリ６０５の読み出しアドレスとして、読み出しポート
毎に独立したアドレスを入力することにより、各ポート
からそれぞれ独立したチャンネルをランダムに読み出す
ことができる。

【００４８】読み出し制御回路６０８及び６０９は時間
スイッチ回路２０１におけるチャンネル入れ替え情報デ
ータを格納するコントロールメモリとして使用される。
なお、読み出し制御回路６０８及び６０９の構成、読み
出し制御回路６０８及び６０９とデータメモリ６０５と
の接続は、図３、図４に示す構成、接続と同等であり、
図３に示す入力タイムスロットデータ３０３は出力タイ
ムスロットを示す信号となる。

【００４９】次に、この実施例における動作を詳細に説
明する。先ず、入力ハイウエイ２０２上の１フレーム
（この例では８チャンネル分）の入力データ５０１は、
時間軸方向で１チャンネルづつ本実施例の分離回路２１
７に入力される。入力された入力データ５０１は分離回
路２１７により２並列に展開され、ポートＡ書き込みデ
ータ５０２、ポートＢ書き込みデータ５０３に分離され
た後、マルチポート・マルチアドレスメモリ部６０４で
構成されたデータメモリ６０５に入力される。

【００５０】データメモリ６０５への書き込み動作は、
カウンタ回路６０６から生成されるシーケンシャルデー
タを書き込みアドレス６１２として、ポートＡ書き込み
データ用アドレスの最下位ビットには「Ｌ（低）レベ
ル」を付加し、ポートＢ書き込みデータ用アドレスの最
下位ビットには「Ｈ（高）レベル」を付加することによ
り、マルチポート・マルチアドレスメモリ部６０４のメ
モリのマップに示すような入力チャンネルのデータが並
び順に書き込まれる。

【００５１】各読み出しポート毎の読み出しアドレス
は、予めチャンネル入れ替え情報データが設定されてい
る読み出し制御回路６０８及び６０９から生成され、そ
れぞれ独立したポートＡ読み出しデータ６２４とポート
Ｂ読み出しデータ６２５のチャンネルが読み出される。
図６の例では、読み出し制御回路６０８から、順次「２
番地」→「５番地」→「０番地」→「５番地」に対応す
るメモリセルイネーブル信号を許可状態にすることによ
り、ポートＡ読み出しデータ６２４から「チャンネル
Ｃ」→「チャンネルＦ」→「チャンネルＡ」→「チャン
ネルＦ」とチャンネルデータが順次読み出される。

【００５２】読み出し制御回路６０９から、順次「０番
地」→「７番地」→「４番地」→「０番地」に対応する
メモリセルイネーブル信号を許可状態にすることによ
り、ポートＢ読み出しデータ６２５から「チャンネル
Ａ」→「チャンネルＨ」→「チャンネルＥ」→「チャン
ネルＡ」とチャンネルデータが順次読み出される。ポー
トＡ読み出しデータ６２４、ポートＢ読み出しデータ６
２５は、多重回路２１８により、この実施例の回路から
時間軸方向でチャンネル入れ替えを行った１フレーム
（この例では８チャンネル）の出力データ５０６が出力
ハイウエイ２０３に出力される。

【００５３】このようにして、本実施例においても、デ
ータメモリ６０５の容量を大幅に削減することが可能で
あり、さらにはコントロールメモリの消費電力を抑える
ことができる。以上、２並列の並列時間スイッチ回路２
０１について説明を行ったがこれに限定されることな
く、複数の並列の並列時間スイッチ回路２０１に適用可
能である。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
入力ハイウエイ上のチャンネルを分離し、分離したチャ
ンネルを複数並列に展開し、並列に展開される各チャン
ネルをチャンネル入れ替え情報に基づいて同時に複数の
マルチポート・マルチアドレスメモリ部に書き込み、マ
ルチポート・マルチアドレスメモリ部に書き込まれたチ
ャンネルを順次読み出し、読み出されたチャンネルを多
重して出力ハイウエイ上のチャンネルを形成するように
したので、通信回線容量が大幅に拡大することに伴っ
て、１つの入、出力ハイウエイに対する並列の時間スイ
ッチに対して、データメモリの動作速度の増加傾向、デ
ータメモリの容量の増加傾向を抑制することが可能にな
る。

【００５５】さらに、各マルチポート・マルチアドレス
メモリ部は、複数のメモリセルを有し、各メモリセルは
並列に展開されるチャンネルを入力する複数の書き込み
ポートを有し、各メモリセルのアドレスに同時に書き込
み信号を入力するようにしたので、複数のポートに対し
てそれぞれ独立してメモリセルへの書き込みを可能にし
たので、メモリセルの読み出し動作においても、独立し
たアドレスを読み出すことが可能になる。

【００５６】さらに、設定されたチャンネル入れ替え情
報に基づき各マルチポート・マルチアドレスメモリ部の
アドレスに同時に書き込み信号を出力するようにしたの
で、設定されるチャンネル入れ替え情報についてはデー
タの変化が起こらない固定的なデータであることから、
この設定に電流を流すことが必要ないので、全体的な消
費電力を削減することができる。

【図面の簡単な説明】

【図１】本発明に係るマルチポート・マルチアドレスメ
モリ方式時間スイッチ制御システムの概略構成を示すブ
ロック図である。

【図２】一例として、図１におけるマルチポート・マル
チアドレスメモリ部２０４を詳細に説明する図である。

【図３】一例として、図１におけるマルチポート・マル
チアドレスメモリ部２０４を用いたデータメモリ２０６
と書き込み制御回路２１１の接続例を示す図である。

【図４】図３におけるコントロールレジスタ３０１の構
成例を示す回路図である。

【図５】図１の構成図にデータの流れを付加してマルチ
ポート・マルチアドレスメモリ方式時間スイッチ制御シ
ステムの動作について詳細かつ明確に説明するための図
である。

【図６】図１、図５における本発明に係るマルチポート
・マルチアドレスメモリ方式時間スイッチ制御システム
に関する他の実施例の概略構成を示すブロック図であ
る。

【符号の説明】

０〜ｎ−１…メモリセル ３Ａ…メモリセル内コア回路 １０−０〜１０−（ｎ−１）…ポートＡ用メモリセル書
き込みイネーブル信号 ２０−０〜２０−（ｎ−１）…ポートＢ用メモリセル書
き込みイネーブル信号 １０３…ポートＡの正相データ線 １０４…ポートＢの正相データ線 １０５…ポートＡの逆相データ線 １０６…ポートＢの逆相データ線 １３１、１３２…インバータ回路 １３３…ポートＡ正相データ用トランスファーゲート １３４…ポートＢ正相データ用トランスファーゲート １３５…ポートＡ逆相データ用トランスファーゲート １３６…ポートＢ逆相データ用トランスファーゲート ２０１…並列時間スイッチ回路 ２０２…入力ハイウエイ ２０３…出力ハイウエイ ２０４、２０５…マルチポート・マルチアドレスメモリ
部 ２０６、２０７…データメモリ ２１１、２１２…書き込み制御回路 ２１５…カウンタ回路 ２１６…読み出しアドレス ２１７…分離回路 ２１８…多重回路 ３０１…コントロールレジスタ ３０２…コンパレータ回路 ３０３…入力タイムスロットデータ ４０１…アドレスイネーブル信号 ４０２…チャンネル入れ替え情報データ ４０３…トランスファーゲート ４０４、４０５…インバータ回路 ５０１…入力ハイウエイ上チャンネルデータ ５０２…ポートＡ書き込みデータ ５０３…ポートＢ書き込みデータ ５０４及び５０５…読み出しデータ ５０６…出力データ ６０４…マルチポート・マルチアドレスメモリ部 ６０５…データメモリ ６０６…カウンタ回路 ６０８、６０９…読み出し制御回路 ６１２…書き込みアドレス ６１３、６１４…読み出しアドレス信号 ６２４…ポートＡ読み出しデータ ６２５…ポートＢ読み出しデータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 志藤 賢司 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 Ｆターム(参考） 5K069 AA15 AA16 BA02 CB08 DB11 DB12 DB14 DB18 DB27 EA19 EA20

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力ハイウエイと出力ハイウエイ間でハ
   イウエイ上のチャンネルを時間軸方向で入れ替えるマル
   チポート・マルチアドレスメモリ方式時間スイッチ制御
   システムにおいて、 前記入力ハイウエイ上のチャンネルを分離し、分離した
   チャンネルを複数並列に展開する分離部と、 並列に展開される各前記チャンネルをチャンネル入れ替
   え情報に基づいて同時に書き込む複数のマルチポート・
   マルチアドレスメモリ部と、 前記マルチポート・マルチアドレスメモリ部に書き込ま
   れたチャンネルを順次読み出し、読み出されたチャンネ
   ルを多重して前記出力ハイウエイ上のチャンネルを形成
   する多重部とを備えることを特徴とするマルチポート・
   マルチアドレスメモリ方式時間スイッチ制御システム。
2. 【請求項２】 各前記マルチポート・マルチアドレスメ
   モリ部は、複数のメモリセルを有し、各前記メモリセル
   は並列に展開される前記チャンネルを入力する複数の書
   き込みポートを有し、各前記メモリセルのアドレスに同
   時に書き込み信号を入力することを特徴とする、請求項
   １に記載のマルチポート・マルチアドレスメモリ方式時
   間スイッチ制御システム。
3. 【請求項３】 さらに、書き込み制御部が設けられ、前
   記書き込み制御部はチャンネル入れ替え情報を設定さ
   れ、設定されたチャンネル入れ替え情報に基づき各前記
   マルチポート・マルチアドレスメモリ部のアドレスに同
   時に書き込み信号を出力することを特徴とする、請求項
   １に記載のマルチポート・マルチアドレスメモリ方式時
   間スイッチ制御システム。
4. 【請求項４】 前記書き込み制御部に設定されるチャン
   ネル入れ替え情報にはチャンネルの廃棄情報が含まれる
   ことを特徴とする、請求項３に記載のマルチポート・マ
   ルチアドレスメモリ方式時間スイッチ制御システム。
5. 【請求項５】 前記書き込み制御部にラッチ回路を設
   け、前記ラッチ回路はチャンネル入れ替え情報を予め保
   持することを特徴とする、請求項３に記載のマルチポー
   ト・マルチアドレスメモリ方式時間スイッチ制御システ
   ム。
6. 【請求項６】 入力ハイウエイと出力ハイウエイ間でハ
   イウエイ上のチャンネルを時間軸方向で入れ替えるマル
   チポート・マルチアドレスメモリ方式時間スイッチ制御
   システムにおいて、 前記入力ハイウエイ上のチャンネルを分離し、分離した
   チャンネルを複数並列に展開する分離部と、 並列に展開される各前記チャンネルをシーケンシャルに
   書き込むマルチポート・マルチアドレスメモリ部と、 前記マルチポート・マルチアドレスメモリ部に書き込ま
   れたチャンネルをチャンネル入れ替え情報に基づいて同
   時に読み出して読み出されたチャンネルを多重して前記
   出力ハイウエイ上のチャンネルを形成する多重部とを備
   えることを特徴とするマルチポート・マルチアドレスメ
   モリ方式時間スイッチ制御システム。
7. 【請求項７】 入力ハイウエイと出力ハイウエイ間でハ
   イウエイ上のチャンネルを時間軸方向で入れ替えるマル
   チポート・マルチアドレスメモリ方式時間スイッチ制御
   方法において、 前記入力ハイウエイ上のチャンネルを分離し、分離した
   チャンネルを複数並列に展開する工程と、 並列に展開される各前記チャンネルをチャンネル入れ替
   え情報に基づいて同時に複数のマルチポート・マルチア
   ドレスメモリ部に書き込む工程と、 前記マルチポート・マルチアドレスメモリ部に書き込ま
   れたチャンネルを順次読み出し、読み出されたチャンネ
   ルを多重して前記出力ハイウエイ上のチャンネルを形成
   する工程とを備えることを特徴とするマルチポート・マ
   ルチアドレスメモリ方式時間スイッチ制御方法。