JPH06205483A - 非同期転送モードスイッチ - Google Patents
非同期転送モードスイッチInfo
- Publication number
- JPH06205483A JPH06205483A JP34877692A JP34877692A JPH06205483A JP H06205483 A JPH06205483 A JP H06205483A JP 34877692 A JP34877692 A JP 34877692A JP 34877692 A JP34877692 A JP 34877692A JP H06205483 A JPH06205483 A JP H06205483A
- Authority
- JP
- Japan
- Prior art keywords
- input
- clock signal
- read
- cell
- asynchronous transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 セル衝突の確率を低減することができ、スイ
ッチスループットを向上できる。 【構成】 クロック発生回路６で入力バッファ３０ｊの
書込クロック信号のｍ倍の速度の高速クロック信号を発
生し、入力バッファ３０ｊでは読出制御部１０からの読
出制御信号および高速クロック信号に基づきｍ回のセル
読出タイミングの内のいずれかで書き込まれたセルを読
み出し、スイッチ網５の交換動作および出力バッファ４
０ｊの書込動作を高速クロック信号に基づき行う。
ッチスループットを向上できる。 【構成】 クロック発生回路６で入力バッファ３０ｊの
書込クロック信号のｍ倍の速度の高速クロック信号を発
生し、入力バッファ３０ｊでは読出制御部１０からの読
出制御信号および高速クロック信号に基づきｍ回のセル
読出タイミングの内のいずれかで書き込まれたセルを読
み出し、スイッチ網５の交換動作および出力バッファ４
０ｊの書込動作を高速クロック信号に基づき行う。
Description
【０００１】
【産業上の利用分野】本発明は、非同期転送モード回線
を交換する非同期転送モードスイッチに利用する。特
に、大規模かつ高速な非同期転送モード回線を交換する
非同期転送モードスイッチに利用する。
を交換する非同期転送モードスイッチに利用する。特
に、大規模かつ高速な非同期転送モード回線を交換する
非同期転送モードスイッチに利用する。
【０００２】
【従来の技術】図８は従来例の非同期転送モードスイッ
チのブロック構成図である。
チのブロック構成図である。
【０００３】従来、非同期転送モードスイッチは、図８
に示すような構成であった。図８において、１０ｊ（ｊ
は１〜４）は入力回線、２０ｊは出力回線、３０ｊＢは
入力バッファ、５Ｂは入出力回線を交換接続するスイッ
チ網、６Ｂはクロック発生回路および６０ｊは入力バッ
ファ３０ｊとスイッチ網５Ｂとを接続する信号線であ
る。
に示すような構成であった。図８において、１０ｊ（ｊ
は１〜４）は入力回線、２０ｊは出力回線、３０ｊＢは
入力バッファ、５Ｂは入出力回線を交換接続するスイッ
チ網、６Ｂはクロック発生回路および６０ｊは入力バッ
ファ３０ｊとスイッチ網５Ｂとを接続する信号線であ
る。
【０００４】入力回線１０ｊから入力されるセルは、入
力バッファ３０ｊＢに一度書き込まれた後に、書込速度
と同一の速度でスイッチ網５Ｂへ向けて読み出される。
入力バッファ３０ｊＢから読み出されたセルは、ヘッダ
に含まれる出力宛先情報を基にスイッチ網５Ｂに転送さ
れ、所望の出力回線２０ｊに接続される。
力バッファ３０ｊＢに一度書き込まれた後に、書込速度
と同一の速度でスイッチ網５Ｂへ向けて読み出される。
入力バッファ３０ｊＢから読み出されたセルは、ヘッダ
に含まれる出力宛先情報を基にスイッチ網５Ｂに転送さ
れ、所望の出力回線２０ｊに接続される。
【０００５】しかし、入出力回線間を接続するスイッチ
網５Ｂは、ある確率Ｐでセル衝突が生じるために、入力
バッファ３０ｊＢからの一度の読み出しで、所望する出
力回線２０ｊに到達できる確率は（１−Ｐ）まで低減さ
れる。このためにスイッチスループットが低下する。
網５Ｂは、ある確率Ｐでセル衝突が生じるために、入力
バッファ３０ｊＢからの一度の読み出しで、所望する出
力回線２０ｊに到達できる確率は（１−Ｐ）まで低減さ
れる。このためにスイッチスループットが低下する。
【０００６】
【発明が解決しようとする課題】このような従来例の非
同期転送モードスイッチでは、スイッチ網のセル衝突確
率Ｐが大きく、スイッチスループットが低い欠点があっ
た。
同期転送モードスイッチでは、スイッチ網のセル衝突確
率Ｐが大きく、スイッチスループットが低い欠点があっ
た。
【０００７】本発明は前記の欠点を解決するもので、セ
ル衝突の確率を低減することができ、スループットを向
上できる非同期転送モードスイッチを提供することを目
的とする。
ル衝突の確率を低減することができ、スループットを向
上できる非同期転送モードスイッチを提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明は、複数の入力回
線をそれぞれ収容する複数の入力バッファと、複数の出
力回線をそれぞれ収容する複数の出力バッファと、前記
複数の入力バッファの出力とこの複数の出力バッファの
入力とを接続するスイッチ網と、前記入力バッファに書
込クロック信号を与え前記出力バッファにこの書込クロ
ック信号と同じ速度の読出クロック信号を与えるクロッ
ク発生回路を備えた非同期転送モードスイッチにおい
て、前記クロック発生回路は前記書込クロック信号の速
度よりｍ（ｍは２以上の整数）倍の高速クロック信号を
発生する手段を含み、前記入力バッファは、入力する読
出制御信号および前記高速クロック信号に基づきｍ回の
セル読出タイミングの内のいずれかで蓄積されたセルを
読み出す手段を含み、前記スイッチ網の動作速度は前記
高速クロック信号の速度であり、前記出力バッファは前
記高速クロック信号に基づき書き込む手段を含むことを
特徴とする。
線をそれぞれ収容する複数の入力バッファと、複数の出
力回線をそれぞれ収容する複数の出力バッファと、前記
複数の入力バッファの出力とこの複数の出力バッファの
入力とを接続するスイッチ網と、前記入力バッファに書
込クロック信号を与え前記出力バッファにこの書込クロ
ック信号と同じ速度の読出クロック信号を与えるクロッ
ク発生回路を備えた非同期転送モードスイッチにおい
て、前記クロック発生回路は前記書込クロック信号の速
度よりｍ（ｍは２以上の整数）倍の高速クロック信号を
発生する手段を含み、前記入力バッファは、入力する読
出制御信号および前記高速クロック信号に基づきｍ回の
セル読出タイミングの内のいずれかで蓄積されたセルを
読み出す手段を含み、前記スイッチ網の動作速度は前記
高速クロック信号の速度であり、前記出力バッファは前
記高速クロック信号に基づき書き込む手段を含むことを
特徴とする。
【０００９】また、本発明は、前記複数の入力バッファ
にセル読出タイミングを制御する読出制御信号を与える
読出制御部を備えることができる。
にセル読出タイミングを制御する読出制御信号を与える
読出制御部を備えることができる。
【００１０】さらに、本発明は、ｍが入力バッファの数
以上であることができる。
以上であることができる。
【００１１】また、スイッチ網は入力バッファの数がＮ
（Ｎ≧２）、出力バッファの数がＭ（Ｍ≧２）およびス
イッチの数がＮ×Ｍのマトリクス網である。
（Ｎ≧２）、出力バッファの数がＭ（Ｍ≧２）およびス
イッチの数がＮ×Ｍのマトリクス網である。
【００１２】
【作用】入力バッファの読出速度、スイッチ網の交換動
作速度および出力バッファの書込速度を入力バッファの
書込速度のｍ倍（ｍ≧２）とし、入力バッファからｍ回
のセル読出タイミングの内のいずれかで書き込まれたセ
ルを読み出すことにより、セル衝突の確率を低減するこ
とができ、スループットを向上できる。
作速度および出力バッファの書込速度を入力バッファの
書込速度のｍ倍（ｍ≧２）とし、入力バッファからｍ回
のセル読出タイミングの内のいずれかで書き込まれたセ
ルを読み出すことにより、セル衝突の確率を低減するこ
とができ、スループットを向上できる。
【００１３】また、ｍが入力バッファの数以上のときに
はセル衝突をなくすことができる。
はセル衝突をなくすことができる。
【００１４】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１５】図１は本発明第一実施例非同期転送モード
スイッチのブロック構成図である。図３は本発明第一実
施例非同期転送モードの入力バッファのブロック構成図
である。
スイッチのブロック構成図である。図３は本発明第一実
施例非同期転送モードの入力バッファのブロック構成図
である。
【００１６】図１および図３において、非同期転送モー
ドスイッチは、複数の入力回線１０１〜１０４をそれぞ
れ収容する複数の入力バッファ３０１〜３０４と、複数
の出力回線２０１〜２０４をそれぞれ収容する複数の出
力バッファ４０１〜４０４と、入力回線１０１〜１０４
の出力と出力バッファ４０１〜４０４の入力とを接続す
るスイッチ網５と、入力バッファ３０１〜３０４に書込
クロック信号として基準書込クロック信号を与え、出力
バッファ４０１〜４０４に基準書込クロック信号と同じ
速度の読出クロック信号を与えるクロック発生回路６と
を備え、入力バッファ３０１〜３０４はＦＩＦＯ１１を
含む。
ドスイッチは、複数の入力回線１０１〜１０４をそれぞ
れ収容する複数の入力バッファ３０１〜３０４と、複数
の出力回線２０１〜２０４をそれぞれ収容する複数の出
力バッファ４０１〜４０４と、入力回線１０１〜１０４
の出力と出力バッファ４０１〜４０４の入力とを接続す
るスイッチ網５と、入力バッファ３０１〜３０４に書込
クロック信号として基準書込クロック信号を与え、出力
バッファ４０１〜４０４に基準書込クロック信号と同じ
速度の読出クロック信号を与えるクロック発生回路６と
を備え、入力バッファ３０１〜３０４はＦＩＦＯ１１を
含む。
【００１７】ここで本発明の特徴とするところは、クロ
ック発生回路６は基準書込クロック信号の速度よりｍ
（ｍは２以上の整数）倍の高速クロック信号を発生する
手段を含み、入力バッファ３０１〜３０４は、入力する
読出制御信号および前記高速クロック信号として読出基
準クロック信号に基づきｍ回のセル読出タイミングの内
のいずれかで蓄積されたセルを読み出す手段としてＦＩ
ＦＯ制御部１２を含み、スイッチ網５の動作速度は前記
高速クロック信号の速度であり、出力バッファ４０１〜
４０４は前記高速クロック信号に基づき書き込む手段を
含むことを特徴とする。
ック発生回路６は基準書込クロック信号の速度よりｍ
（ｍは２以上の整数）倍の高速クロック信号を発生する
手段を含み、入力バッファ３０１〜３０４は、入力する
読出制御信号および前記高速クロック信号として読出基
準クロック信号に基づきｍ回のセル読出タイミングの内
のいずれかで蓄積されたセルを読み出す手段としてＦＩ
ＦＯ制御部１２を含み、スイッチ網５の動作速度は前記
高速クロック信号の速度であり、出力バッファ４０１〜
４０４は前記高速クロック信号に基づき書き込む手段を
含むことを特徴とする。
【００１８】また、入力バッファ３０１〜３０４に読出
タイミングを制御する読出制御信号を与える読出制御部
１０を備える。
タイミングを制御する読出制御信号を与える読出制御部
１０を備える。
【００１９】このような構成の非同期転送モードスイッ
チの動作について説明する。
チの動作について説明する。
【００２０】図２は本発明第一実施例非同期転送モード
スイッチのセル読出タイミングを示すタイムチャートで
ある。図１において、入力バッファ３０ｊからその書込
速度のｍ倍（ｍ＞１）の速度でセルを読み出し、かつそ
のセル読出タイミングが入力バッファ３０ｊ間でシーケ
ンシャルに制御され、スイッチ網５の交換動作の速度も
入力バッファ３０ｊの書込速度のｍ倍となり、出力バッ
ファ４０ｊの読出速度は入力バッファ３０ｊの書込速度
に等しく、その書込速度はｍ倍の速度を有する。
スイッチのセル読出タイミングを示すタイムチャートで
ある。図１において、入力バッファ３０ｊからその書込
速度のｍ倍（ｍ＞１）の速度でセルを読み出し、かつそ
のセル読出タイミングが入力バッファ３０ｊ間でシーケ
ンシャルに制御され、スイッチ網５の交換動作の速度も
入力バッファ３０ｊの書込速度のｍ倍となり、出力バッ
ファ４０ｊの読出速度は入力バッファ３０ｊの書込速度
に等しく、その書込速度はｍ倍の速度を有する。
【００２１】図２において、入力バッファ３０ｊからの
セル読出タイミングは、図１に示す読出制御部１０で生
成され、信号線８０ｊを通して各入力バッファ３０ｊへ
伝えられる。特に、本実施例で用いる読出制御部１０
は、入力バッファ３０ｊ間でシーケンシャルにセルが読
み出されるように、入力バッファ３０ｊに対し読出制御
信号を生成する。入力バッファ３０ｊは、信号線８０ｊ
を通して入力される読出制御信号を基にセルを読み出
す。
セル読出タイミングは、図１に示す読出制御部１０で生
成され、信号線８０ｊを通して各入力バッファ３０ｊへ
伝えられる。特に、本実施例で用いる読出制御部１０
は、入力バッファ３０ｊ間でシーケンシャルにセルが読
み出されるように、入力バッファ３０ｊに対し読出制御
信号を生成する。入力バッファ３０ｊは、信号線８０ｊ
を通して入力される読出制御信号を基にセルを読み出
す。
【００２２】たとえば、入力バッファ３０１はセル読出
周期ｔ１で、入力バッファ３０２は次セル読出周期ｔ２
でセルの読み出しが行われることになり、入力バッファ
３０ｊ間のセル読出タイミングをシーケンシャルなｍ個
のタイミングに分散できる。
周期ｔ１で、入力バッファ３０２は次セル読出周期ｔ２
でセルの読み出しが行われることになり、入力バッファ
３０ｊ間のセル読出タイミングをシーケンシャルなｍ個
のタイミングに分散できる。
【００２３】図３において、入力バッファ３０ｊは、Ｆ
ＩＦＯ１１とＦＩＦＯ制御部１２とから構成され、読出
制御部１０から信号線８０ｊを通して入力される信号を
基にセルを読み出す。
ＩＦＯ１１とＦＩＦＯ制御部１２とから構成され、読出
制御部１０から信号線８０ｊを通して入力される信号を
基にセルを読み出す。
【００２４】図４は本発明第一実施例非同期転送モード
スイッチの入力バッファのセル読出タイミングを示すタ
イムチャートである。図４において、読出速度は書込速
度の４倍（ｍ＝４）とし、信号線８０ｊにセル読出周期
ｔ１２と読出周期ｔ２１とに読出制御信号が入力された
場合であり、読出基準クロック信号９０２をタイミング
とし、次セル読出周期ｔ13と次セル読出周期とｔ22にセ
ルが信号線６０ｊに読み出される。
スイッチの入力バッファのセル読出タイミングを示すタ
イムチャートである。図４において、読出速度は書込速
度の４倍（ｍ＝４）とし、信号線８０ｊにセル読出周期
ｔ１２と読出周期ｔ２１とに読出制御信号が入力された
場合であり、読出基準クロック信号９０２をタイミング
とし、次セル読出周期ｔ13と次セル読出周期とｔ22にセ
ルが信号線６０ｊに読み出される。
【００２５】図５は本発明第二実施例非同期転送モード
スイッチのセル読出タイミングを示すタイムチャートで
ある。図５において、本実施例は入力バッファ３０ｊの
セル読出タイミングが入力バッファ３０ｊ間でランダム
であることが特徴である。
スイッチのセル読出タイミングを示すタイムチャートで
ある。図５において、本実施例は入力バッファ３０ｊの
セル読出タイミングが入力バッファ３０ｊ間でランダム
であることが特徴である。
【００２６】読出制御部１０は、書込周期Ｔに一度だ
け、０から（ｍ−１）に相当する乱数を発生する機能を
有し、発生した乱数を信号線８０ｊを通し入力バッファ
３０ｊへ伝える。
け、０から（ｍ−１）に相当する乱数を発生する機能を
有し、発生した乱数を信号線８０ｊを通し入力バッファ
３０ｊへ伝える。
【００２７】入力バッファ３０ｊの機能は第一実施例と
同一であり、読出制御部１０で生成されたセル読出信号
に従いセルを読み出す。
同一であり、読出制御部１０で生成されたセル読出信号
に従いセルを読み出す。
【００２８】前述のことにより、各入力バッファ３０ｊ
は、書込周期Ｔにおけるｍ回のセル読出タイミングの中
からランダムに選択される一つのタイミングでセルを読
み出すことになり、入力バッファ３０ｊ間のセル読出タ
イミングをｍ個に分散でき、かつランダムとすることが
できる。
は、書込周期Ｔにおけるｍ回のセル読出タイミングの中
からランダムに選択される一つのタイミングでセルを読
み出すことになり、入力バッファ３０ｊ間のセル読出タ
イミングをｍ個に分散でき、かつランダムとすることが
できる。
【００２９】図６は本発明第三実施例非同期転送モード
のブロック構成図である。図６において、本実施例は、
個々の入力バッファ３０ｊＡ内部に読出制御部を内蔵す
る。
のブロック構成図である。図６において、本実施例は、
個々の入力バッファ３０ｊＡ内部に読出制御部を内蔵す
る。
【００３０】図７は本発明第三実施例非同期転送モード
の入力バッファのブロック構成図である。図７におい
て、１３ｊは内蔵された読出制御部であり、入力される
書込基準クロック信号９０１をタイミングとして、０か
ら（ｍ−１）に相当する乱数を発生する機能を有する。
信号線８０ｊを通してＦＩＦＯ制御部１２に伝えられた
乱数を基に、信号線６０ｊからセルが送出される。この
とき各入力バッファ３０ｊＡからセル読出タイミングは
図５に示すタイミングとなる。
の入力バッファのブロック構成図である。図７におい
て、１３ｊは内蔵された読出制御部であり、入力される
書込基準クロック信号９０１をタイミングとして、０か
ら（ｍ−１）に相当する乱数を発生する機能を有する。
信号線８０ｊを通してＦＩＦＯ制御部１２に伝えられた
乱数を基に、信号線６０ｊからセルが送出される。この
とき各入力バッファ３０ｊＡからセル読出タイミングは
図５に示すタイミングとなる。
【００３１】本実施例は、各入力バッファからランダム
にセルを読み出すことにより、入力バッファ間でセル読
出タイミングをｍ個に分散できるとともに、個々の入力
バッファでセル読出タイミングを決めることにより、ス
イッチサイズの増大にともない生じる集中制御の処理制
限を回避できる。
にセルを読み出すことにより、入力バッファ間でセル読
出タイミングをｍ個に分散できるとともに、個々の入力
バッファでセル読出タイミングを決めることにより、ス
イッチサイズの増大にともない生じる集中制御の処理制
限を回避できる。
【００３２】前述のように入力バッファのセル読出タイ
ミングを制御することにより、入力バッファ間のセル読
出タイミングを分散でき、同一セル読出周期に読み出さ
れるセル数を減少することできるので、従来のスイッチ
と比較して、スイッチ網内で生じるセル衝突確率を低減
したスイッチを構成できる。
ミングを制御することにより、入力バッファ間のセル読
出タイミングを分散でき、同一セル読出周期に読み出さ
れるセル数を減少することできるので、従来のスイッチ
と比較して、スイッチ網内で生じるセル衝突確率を低減
したスイッチを構成できる。
【００３３】
【発明の効果】以上説明したように、本発明は、スイッ
チ網でのセル衝突の確率を低減するまたはなくすること
ができ、スループットを向上できる優れた効果がある。
チ網でのセル衝突の確率を低減するまたはなくすること
ができ、スループットを向上できる優れた効果がある。
【図１】本発明第一実施例非同期転送モードスイッチの
ブロック構成図。
ブロック構成図。
【図２】本発明第一実施例非同期転送モードスイッチの
セル読出タイミングを示すタイムチャート。
セル読出タイミングを示すタイムチャート。
【図３】本発明第一実施例非同期転送モードスイッチの
入力バッファのブロック構成図。
入力バッファのブロック構成図。
【図４】本発明第一実施例非同期転送モードスイッチの
入力バッファのセル読出タイミングを示すタイムチャー
ト。
入力バッファのセル読出タイミングを示すタイムチャー
ト。
【図５】本発明第二実施例非同期転送モードスイッチの
セル読出タイミングを示すタイムチャート。
セル読出タイミングを示すタイムチャート。
【図６】本発明第三実施例非同期転送モードスイッチの
ブロック構成図。
ブロック構成図。
【図７】本発明第三実施例非同期転送モードスイッチの
入力バッファのブロック構成図。
入力バッファのブロック構成図。
【図８】従来例の非同期転送モードスイッチのブロック
構成図。
構成図。
５、５Ｂ スイッチ網 ６、６Ｂ クロック発生回路 １０、１３Ａ、１３１〜１３４、１３ｊ 読出制御部 １１ ＦＩＦＯ １２ ＦＩＦＯ制御部 １０１〜１０４、１０ｊ 入力回線 ２０１〜２０４、２０ｊ 出力回線 ３０１〜３０４、３０１Ａ〜３０４Ａ、３０１Ｂ〜３０
４Ｂ、３０ｊ、３０ｊＡ 入力バッファ ４０１〜４０４、４０ｊ 出力バッファ ６０１〜６０４、７０１〜７０４、８０１〜８０４、６
０ｊ、８０ｊ 信号線 ９０１ 書込基準クロック信号 ９０２ 読出基準クロック信号 ９０３ 書込制御信号線 ９０４ 読出制御信号線 Ｔ、Ｔ１、Ｔ２ 書込周期 ｔ１〜ｔ４、ｔ１０〜ｔ１３、ｔ２０〜ｔ２３ 読出周
期
４Ｂ、３０ｊ、３０ｊＡ 入力バッファ ４０１〜４０４、４０ｊ 出力バッファ ６０１〜６０４、７０１〜７０４、８０１〜８０４、６
０ｊ、８０ｊ 信号線 ９０１ 書込基準クロック信号 ９０２ 読出基準クロック信号 ９０３ 書込制御信号線 ９０４ 読出制御信号線 Ｔ、Ｔ１、Ｔ２ 書込周期 ｔ１〜ｔ４、ｔ１０〜ｔ１３、ｔ２０〜ｔ２３ 読出周
期
Claims (3)
- 【請求項１】 複数の入力回線をそれぞれ収容する複数
の入力バッファと、複数の出力回線をそれぞれ収容する
複数の出力バッファと、前記複数の入力バッファの出力
とこの複数の出力バッファの入力とを接続するスイッチ
網と、前記入力バッファに書込クロック信号を与え前記
出力バッファにこの書込クロック信号と同じ速度の読出
クロック信号を与えるクロック発生回路とを備えた非同
期転送モードスイッチにおいて、 前記クロック発生回路は前記書込クロック信号の速度よ
りｍ（ｍは２以上の整数）倍の高速クロック信号を発生
する手段を含み、 前記入力バッファは、入力する読出制御信号および前記
高速クロック信号に基づきｍ回のセル読出タイミングの
内のいずれかで蓄積されているセルを読み出す手段を含
み、 前記スイッチ網の動作速度は前記高速クロック信号の速
度であり、 前記出力バッファは前記高速クロック信号に基づき書き
込む手段を含むことを特徴とする非同期転送モードスイ
ッチ。 - 【請求項２】 前記複数の入力バッファにセル読出タイ
ミングを制御する読出制御信号を与える読出制御部を備
えた請求項１記載の非同期転送モードスイッチ。 - 【請求項３】 ｍが入力バッファの数以上である請求項
１記載の非同期転送モードスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34877692A JPH06205483A (ja) | 1992-12-28 | 1992-12-28 | 非同期転送モードスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34877692A JPH06205483A (ja) | 1992-12-28 | 1992-12-28 | 非同期転送モードスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06205483A true JPH06205483A (ja) | 1994-07-22 |
Family
ID=18399287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34877692A Pending JPH06205483A (ja) | 1992-12-28 | 1992-12-28 | 非同期転送モードスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06205483A (ja) |
-
1992
- 1992-12-28 JP JP34877692A patent/JPH06205483A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2915323B2 (ja) | パケット交換機およびその拡張モジュール | |
| JP2848400B2 (ja) | 優先順位付き情報パケット用交換装置 | |
| CA2034841A1 (en) | Bit-slice asynchronous transfer mode switching system | |
| JPH04220829A (ja) | セル位相乗換回路 | |
| US4922485A (en) | System for changing priority of packets of data | |
| US5414703A (en) | Asynchronous cell switch | |
| JPH06205483A (ja) | 非同期転送モードスイッチ | |
| JPH01180156A (ja) | パケットスイッチング回路 | |
| JP3165229B2 (ja) | Ａｔｍスイッチの同期化方法およびａｔｍスイッチ | |
| JP3494142B2 (ja) | パケット通信用メモリ及びそれに用いるデータ書込み読出し方法 | |
| JP2001024641A (ja) | クロスバー型スイッチのアービタにおける接続許可システム及び方法 | |
| JP3299853B2 (ja) | 通信システムおよび通信用中継器 | |
| JP2553638B2 (ja) | パケット交換自己ルーチングモジュール | |
| JPH0831877B2 (ja) | パケツトスイツチ | |
| JP3152813B2 (ja) | 格子型ネットワークシステムのノード | |
| JP2596654B2 (ja) | 通信網ノード | |
| JP4438276B2 (ja) | データ転送装置 | |
| JPH04239244A (ja) | ヘッダ駆動型スイッチ | |
| JP2894016B2 (ja) | パケットスイッチ | |
| JP3165985B2 (ja) | フォーマット変換回路 | |
| JPH07134643A (ja) | Ｆｉｆｏメモリ | |
| JPH10341258A (ja) | 多重変換装置 | |
| JPH0250721A (ja) | ダブルバッファ回路 | |
| JPS6130833A (ja) | デ−タ伝送装置 | |
| JPH02206259A (ja) | Ａｔｍ交換通話路におけるヘッダ変換方式 |