JPH10341258A - 多重変換装置 - Google Patents
多重変換装置Info
- Publication number
- JPH10341258A JPH10341258A JP9165288A JP16528897A JPH10341258A JP H10341258 A JPH10341258 A JP H10341258A JP 9165288 A JP9165288 A JP 9165288A JP 16528897 A JP16528897 A JP 16528897A JP H10341258 A JPH10341258 A JP H10341258A
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- JP
- Japan
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- input
- arrival
- packet
- input buffer
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- Prior art date
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【課題】 パケットの到着時刻順に出力する多重変換装
置を提供すること。 【解決手段】 パケット交換型の非同期転送モード網で
使用される多重変換装置１であって、入力データを格納
する複数の入力バッファ手段Ｂ１〜Ｂｎと、入力バッフ
ァ手段Ｂ１〜Ｂｎに格納される入力データの到着順に、
入力バッファ手段Ｂ１〜Ｂｎと当着順を示す到着番号情
報とを対応づけて格納する到着番号情報格納手段２と、
到着番号情報格納手段２によって格納された到着番号情
報に基づいて、入力バッファ手段Ｂ１〜Ｂｎ内に格納さ
れた入力データを読み出し、データを出力する出力制御
手段３とを備えるように構成する。
置を提供すること。 【解決手段】 パケット交換型の非同期転送モード網で
使用される多重変換装置１であって、入力データを格納
する複数の入力バッファ手段Ｂ１〜Ｂｎと、入力バッフ
ァ手段Ｂ１〜Ｂｎに格納される入力データの到着順に、
入力バッファ手段Ｂ１〜Ｂｎと当着順を示す到着番号情
報とを対応づけて格納する到着番号情報格納手段２と、
到着番号情報格納手段２によって格納された到着番号情
報に基づいて、入力バッファ手段Ｂ１〜Ｂｎ内に格納さ
れた入力データを読み出し、データを出力する出力制御
手段３とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、パケット交換機能
を有する多重変換装置に関する。
を有する多重変換装置に関する。
【０００２】
【従来の技術】データ伝送に適した交換方式としては、
大別して、時分割を基本として回線交換方式と、メモリ
を用いた蓄積交換方式とがある。そして、蓄積交換方式
の代表的な方式としてパケット交換方式がある。パケッ
ト交換方式では、メッセージを一定長のブロックに分割
し、各ブロックごとに宛て先、シーケンス番号等を含む
ヘッダ情報を付与し、蓄積交換技術を用いて転送する。
このヘッダ情報を有するメッセージブロックをパケット
といい、パケット交換網内を転送されたパケットは、最
終目的地の交換機に集められ、シーケンス番号にしたが
ってパケットの順序をそろえ、ヘッダ情報が取り除かれ
てもとのメッセージを再構築する。
大別して、時分割を基本として回線交換方式と、メモリ
を用いた蓄積交換方式とがある。そして、蓄積交換方式
の代表的な方式としてパケット交換方式がある。パケッ
ト交換方式では、メッセージを一定長のブロックに分割
し、各ブロックごとに宛て先、シーケンス番号等を含む
ヘッダ情報を付与し、蓄積交換技術を用いて転送する。
このヘッダ情報を有するメッセージブロックをパケット
といい、パケット交換網内を転送されたパケットは、最
終目的地の交換機に集められ、シーケンス番号にしたが
ってパケットの順序をそろえ、ヘッダ情報が取り除かれ
てもとのメッセージを再構築する。
【０００３】パケット交換機能を有する多重変換装置、
とくに、入力段にバッファ回路を有する入力バッファ型
の多重変換装置では、入力バッファ型多重変換装置に接
続される物理的または論理的な入力チャネルに対して、
各入力段ごとにＦＩＦＯ（First In First Out）型のバ
ッファ回路を設けている。そして、出力対象となる任意
のバッファ回路から信号を抽出することにより、出力処
理を行うように構成されている。
とくに、入力段にバッファ回路を有する入力バッファ型
の多重変換装置では、入力バッファ型多重変換装置に接
続される物理的または論理的な入力チャネルに対して、
各入力段ごとにＦＩＦＯ（First In First Out）型のバ
ッファ回路を設けている。そして、出力対象となる任意
のバッファ回路から信号を抽出することにより、出力処
理を行うように構成されている。
【０００４】また、出力段から所望のパケットを出力す
る場合、入力段中の任意の１段を選択することによって
１つのパケットを送出する。このとき、入力段の中から
任意の１段を選択する方法は、交換装置に設定された、
出力段の選択処理に関するアルゴリズムによって異な
る。このため、出力段の選択処理に関するアルゴリズム
が変わると出力されるパケットの順番も異なってくる。
る場合、入力段中の任意の１段を選択することによって
１つのパケットを送出する。このとき、入力段の中から
任意の１段を選択する方法は、交換装置に設定された、
出力段の選択処理に関するアルゴリズムによって異な
る。このため、出力段の選択処理に関するアルゴリズム
が変わると出力されるパケットの順番も異なってくる。
【０００５】
【発明が解決しようとする課題】このように、従来の多
重変換装置では、出力段の選択処理に関するアルゴリズ
ムによっては、入力パケットの到着時刻順にパケットを
出力したくてもできないことがあるという問題点があっ
た。これを図４に基づいて説明する。なお、図４では、
説明を簡便にするために、パケットを固定長とし、入力
物理チャネル数を３、各入線・出線速度はそれぞれ同一
の多重変換装置を想定するものとする。
重変換装置では、出力段の選択処理に関するアルゴリズ
ムによっては、入力パケットの到着時刻順にパケットを
出力したくてもできないことがあるという問題点があっ
た。これを図４に基づいて説明する。なお、図４では、
説明を簡便にするために、パケットを固定長とし、入力
物理チャネル数を３、各入線・出線速度はそれぞれ同一
の多重変換装置を想定するものとする。
【０００６】図４は、入力チャネルに入力されるパケッ
トと出力チャネルから出力されるパケットとの関係を時
系列的に表したものである。同図では、各入力チャネル
ｃｈ０、ｃｈ１、ｃｈ２、…に所定のタイミングで入力
されるパケットが、出力チャネルから出力されるタイミ
ングの一例を示している。また、各パケットには、交換
装置への到着順に連続番号Ｐ１〜Ｐ１２を割り振ってい
る。
トと出力チャネルから出力されるパケットとの関係を時
系列的に表したものである。同図では、各入力チャネル
ｃｈ０、ｃｈ１、ｃｈ２、…に所定のタイミングで入力
されるパケットが、出力チャネルから出力されるタイミ
ングの一例を示している。また、各パケットには、交換
装置への到着順に連続番号Ｐ１〜Ｐ１２を割り振ってい
る。
【０００７】図５〜図１０は、図４中に示す各時刻Ｔ０
〜Ｔ５における各入力バッファの状態を示したものであ
る。ここで用いられる出力段の選択処理に関するアルゴ
リズムは、各チャネルを番号順に出力段の巡回検査を行
い、バッファ回路内にパケットが存在すれば出力すると
いうものとする。ここで、パケットの入力時刻順に出力
処理を行う場合、出力チャネルからはパケットに割り振
られた番号順に出力しなければならない。
〜Ｔ５における各入力バッファの状態を示したものであ
る。ここで用いられる出力段の選択処理に関するアルゴ
リズムは、各チャネルを番号順に出力段の巡回検査を行
い、バッファ回路内にパケットが存在すれば出力すると
いうものとする。ここで、パケットの入力時刻順に出力
処理を行う場合、出力チャネルからはパケットに割り振
られた番号順に出力しなければならない。
【０００８】すなわち、時刻Ｔ０では、図５に示すよう
に、各入力チャネルｃｈ０〜ｃｈ２に対応して設けられ
たバッファ回路Ｂ１〜Ｂ３には、パケットＰ１、Ｐ２、
Ｐ３をそれぞれ格納する。つぎに、時刻Ｔ１では、図６
に示すように、バッファ回路Ｂ１を出力バッファとして
選択し、バッファ回路Ｂ２、Ｂ３には、パケットＰ４、
Ｐ５をそれぞれ格納する。時刻Ｔ２では、図７に示すよ
うに、バッファ回路Ｂ２を出力バッファとして選択し、
バッファ回路Ｂ１、Ｂ３には、パケットＰ６、Ｐ７をそ
れぞれ格納する。
に、各入力チャネルｃｈ０〜ｃｈ２に対応して設けられ
たバッファ回路Ｂ１〜Ｂ３には、パケットＰ１、Ｐ２、
Ｐ３をそれぞれ格納する。つぎに、時刻Ｔ１では、図６
に示すように、バッファ回路Ｂ１を出力バッファとして
選択し、バッファ回路Ｂ２、Ｂ３には、パケットＰ４、
Ｐ５をそれぞれ格納する。時刻Ｔ２では、図７に示すよ
うに、バッファ回路Ｂ２を出力バッファとして選択し、
バッファ回路Ｂ１、Ｂ３には、パケットＰ６、Ｐ７をそ
れぞれ格納する。
【０００９】時刻Ｔ３では、図８に示すように、バッフ
ァ回路Ｂ３を出力バッファとして選択し、バッファ回路
Ｂ２には、パケットＰ８を格納する。そして、時刻Ｔ４
では、図９に示すように、再びバッファ回路Ｂ１を出力
バッファとして選択し、バッファ回路Ｂ１〜Ｂ３には、
パケットＰ９、Ｐ１０、Ｐ１１をそれぞれ格納する。つ
ぎに、時刻Ｔ５では、図１０に示すように、バッファ回
路Ｂ２を出力バッファとして選択し、バッファ回路Ｂ３
には、パケットＰ１２を格納する。
ァ回路Ｂ３を出力バッファとして選択し、バッファ回路
Ｂ２には、パケットＰ８を格納する。そして、時刻Ｔ４
では、図９に示すように、再びバッファ回路Ｂ１を出力
バッファとして選択し、バッファ回路Ｂ１〜Ｂ３には、
パケットＰ９、Ｐ１０、Ｐ１１をそれぞれ格納する。つ
ぎに、時刻Ｔ５では、図１０に示すように、バッファ回
路Ｂ２を出力バッファとして選択し、バッファ回路Ｂ３
には、パケットＰ１２を格納する。
【００１０】すなわち、図４に示す例では、時刻Ｔ４タ
イミングに、パケットＰ４よりもパケットＰ６のほうが
先に出力されてしまっていることがわかる。このよう
に、従来の入力バッファ型交換装置では、後から到着し
たパケットのほうが先に送出され、パケットの到着順に
パケット伝送をすることができないという問題点があっ
た。このため、受信側装置では、パケットの到着順に所
定の処理を実行することはできない。
イミングに、パケットＰ４よりもパケットＰ６のほうが
先に出力されてしまっていることがわかる。このよう
に、従来の入力バッファ型交換装置では、後から到着し
たパケットのほうが先に送出され、パケットの到着順に
パケット伝送をすることができないという問題点があっ
た。このため、受信側装置では、パケットの到着順に所
定の処理を実行することはできない。
【００１１】本発明の課題は、上記問題点を解決するた
めになされたものであり、パケットの到着時刻順に出力
する多重変換装置を提供することにある。
めになされたものであり、パケットの到着時刻順に出力
する多重変換装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の多重変換装置
は、パケット交換型の非同期転送モード網で使用される
多重変換装置であって、入力データを格納する複数の入
力バッファ手段と、入力バッファ手段に格納される入力
データの到着順に、入力バッファ手段と当着順を示す到
着番号情報とを対応づけて格納する到着番号情報格納手
段と、到着番号情報格納手段によって格納された到着番
号情報に基づいて、入力バッファ手段内に格納された入
力データを読み出し、データを出力する出力制御手段と
を備えるように構成している。
は、パケット交換型の非同期転送モード網で使用される
多重変換装置であって、入力データを格納する複数の入
力バッファ手段と、入力バッファ手段に格納される入力
データの到着順に、入力バッファ手段と当着順を示す到
着番号情報とを対応づけて格納する到着番号情報格納手
段と、到着番号情報格納手段によって格納された到着番
号情報に基づいて、入力バッファ手段内に格納された入
力データを読み出し、データを出力する出力制御手段と
を備えるように構成している。
【００１３】
【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。なお、本実施形態におけ
る多重変換装置として、入力バッファ型の多重変換装置
に適用した場合について説明する。
いて本発明を詳細に説明する。なお、本実施形態におけ
る多重変換装置として、入力バッファ型の多重変換装置
に適用した場合について説明する。
【００１４】図１は、本実施形態における入力バッファ
型多重変換装置の要部構成を示すブロック図である。同
図において、入力バッファ型多重変換装置１は、ｎ（ｎ
は１以上の整数）個のバッファ回路（入力バッファ手
段）Ｂ１〜Ｂｎを設けることで、ｎ個の入力物理チャネ
ル数をもつ。また、装置全体の入力バッファの総パケッ
ト数（またはビット数）をｍ（ｍはｎ以上の整数）と
し、入力時刻順番をアドレス情報として０〜（ｍ−１）
まで割り当てるものとする。そして、入力段には、入力
パケットの到着時刻と格納されたバッファ回路Ｂ１〜Ｂ
ｎとを対応づけて順番に記憶するメモリ（到着番号情報
格納手段）２を設け、メモリ２に格納された情報に基づ
いて、バッファ回路Ｂ１〜Ｂｎの中から任意のバッファ
回路を選択する出力制御部（出力制御手段）３を設けて
いる。
型多重変換装置の要部構成を示すブロック図である。同
図において、入力バッファ型多重変換装置１は、ｎ（ｎ
は１以上の整数）個のバッファ回路（入力バッファ手
段）Ｂ１〜Ｂｎを設けることで、ｎ個の入力物理チャネ
ル数をもつ。また、装置全体の入力バッファの総パケッ
ト数（またはビット数）をｍ（ｍはｎ以上の整数）と
し、入力時刻順番をアドレス情報として０〜（ｍ−１）
まで割り当てるものとする。そして、入力段には、入力
パケットの到着時刻と格納されたバッファ回路Ｂ１〜Ｂ
ｎとを対応づけて順番に記憶するメモリ（到着番号情報
格納手段）２を設け、メモリ２に格納された情報に基づ
いて、バッファ回路Ｂ１〜Ｂｎの中から任意のバッファ
回路を選択する出力制御部（出力制御手段）３を設けて
いる。
【００１５】バッファ回路Ｂ１〜Ｂｎは、入力物理チャ
ネル数に対応して設けられたＦＩＦＯバッファである。
メモリ２は、バッファ回路Ｂ１〜Ｂｎに入力される入力
パケットの到着番号を入力時刻の順番に格納するととも
に、その入力パケットがいずれのバッファ回路Ｂ１〜Ｂ
ｎに格納されているのかを対応づけて格納する半導体メ
モリである。このメモリ２は、ポインタ値ｉｎによって
入力アドレスを示し、ポインタ値ｏｕｔによって出力ア
ドレスを示す。出力制御部３は、メモリ２に格納されて
いる情報に基づいて、出力パケットの出力順序を決定
し、パケットの送出タイミングを制御するためのもので
ある。
ネル数に対応して設けられたＦＩＦＯバッファである。
メモリ２は、バッファ回路Ｂ１〜Ｂｎに入力される入力
パケットの到着番号を入力時刻の順番に格納するととも
に、その入力パケットがいずれのバッファ回路Ｂ１〜Ｂ
ｎに格納されているのかを対応づけて格納する半導体メ
モリである。このメモリ２は、ポインタ値ｉｎによって
入力アドレスを示し、ポインタ値ｏｕｔによって出力ア
ドレスを示す。出力制御部３は、メモリ２に格納されて
いる情報に基づいて、出力パケットの出力順序を決定
し、パケットの送出タイミングを制御するためのもので
ある。
【００１６】次に、上述の実施形態における入力バッフ
ァ型多重変換装置１の動作例を図２および図３に基づい
て説明する。
ァ型多重変換装置１の動作例を図２および図３に基づい
て説明する。
【００１７】図２は、本実施形態の入力バッファ型多重
変換装置のパケット入力時の処理手順を示す流れ図であ
る。パケット入力処理では、まず、各バッファ回路Ｂ１
〜Ｂｎやポインタ値ｉｎおよびポインタ値ｏｕｔの値を
ゼロに初期化する、初期化処理を実行する（ステップＳ
１０１）。そして、入力パケットに対して誤り訂正等の
到着処理を行い（ステップＳ１０２）、到着処理が完了
すると、各入力パケットに対して、入力パケットのチャ
ネル番号を検出する（ステップＳ１０３）。そして、ポ
インタ値ｉｎが示すメモリ２の到着時刻順番記憶アドレ
ス領域にチャネル番号を書き込む（ステップＳ１０
４）。
変換装置のパケット入力時の処理手順を示す流れ図であ
る。パケット入力処理では、まず、各バッファ回路Ｂ１
〜Ｂｎやポインタ値ｉｎおよびポインタ値ｏｕｔの値を
ゼロに初期化する、初期化処理を実行する（ステップＳ
１０１）。そして、入力パケットに対して誤り訂正等の
到着処理を行い（ステップＳ１０２）、到着処理が完了
すると、各入力パケットに対して、入力パケットのチャ
ネル番号を検出する（ステップＳ１０３）。そして、ポ
インタ値ｉｎが示すメモリ２の到着時刻順番記憶アドレ
ス領域にチャネル番号を書き込む（ステップＳ１０
４）。
【００１８】そして、ポインタ値ｉｎと総パケット数ｍ
とを比較し、一致しているか否かを判断する（ステップ
Ｓ１０５）。ステップＳ１０５の判断処理において、ポ
インタ値ｉｎと総パケット数ｍとが一致する場合（ステ
ップＳ１０５；Ｙ）、ポインタ値ｉｎをクリアし（ステ
ップＳ１０６）、一方、ポインタ値ｉｎと総パケット数
ｍとが不一致の場合（ステップＳ１０５；Ｎ）、ポイン
タ値ｉｎをインクリメントする（ステップＳ１０７）。
そして、ステップＳ１０２の処理から繰り返し実行す
る。
とを比較し、一致しているか否かを判断する（ステップ
Ｓ１０５）。ステップＳ１０５の判断処理において、ポ
インタ値ｉｎと総パケット数ｍとが一致する場合（ステ
ップＳ１０５；Ｙ）、ポインタ値ｉｎをクリアし（ステ
ップＳ１０６）、一方、ポインタ値ｉｎと総パケット数
ｍとが不一致の場合（ステップＳ１０５；Ｎ）、ポイン
タ値ｉｎをインクリメントする（ステップＳ１０７）。
そして、ステップＳ１０２の処理から繰り返し実行す
る。
【００１９】図３は、本実施形態の入力バッファ型多重
変換装置のパケット出力時の処理手順を示す流れ図であ
る。パケット出力処理では、まず、初期化処理を実行し
（ステップＳ２０１）、つづいて、パケット送出開始時
刻に達したか否かを確認し、パケット送出開始時刻に達
している場合（ステップＳ２０２）、ポインタ値ｉｎと
ポインタ値ｏｕｔとを比較し、一致しているか否かを判
断する（ステップＳ２０３）。
変換装置のパケット出力時の処理手順を示す流れ図であ
る。パケット出力処理では、まず、初期化処理を実行し
（ステップＳ２０１）、つづいて、パケット送出開始時
刻に達したか否かを確認し、パケット送出開始時刻に達
している場合（ステップＳ２０２）、ポインタ値ｉｎと
ポインタ値ｏｕｔとを比較し、一致しているか否かを判
断する（ステップＳ２０３）。
【００２０】ステップＳ２０３の判断処理において、ポ
インタ値ｉｎとポインタ値ｏｕｔとが等しければ（ステ
ップＳ２０３；Ｙ）、出力制御部５は、パケット送出を
今回は見送るとともに、次の送出開始時刻を待ち、非同
期伝送モードなどでは、ここで空きデータを送出する
（ステップＳ２０４）。一方、ステップＳ２０３の判断
処理において、ポインタ値ｉｎとポインタ値ｏｕｔとが
異なっていれば（ステップＳ２０３；Ｎ）、ポインタ値
ｏｕｔが示すメモリ２の到着時刻順番記憶アドレス領域
に格納されたチャネル番号を読み出す（ステップＳ２０
５）。
インタ値ｉｎとポインタ値ｏｕｔとが等しければ（ステ
ップＳ２０３；Ｙ）、出力制御部５は、パケット送出を
今回は見送るとともに、次の送出開始時刻を待ち、非同
期伝送モードなどでは、ここで空きデータを送出する
（ステップＳ２０４）。一方、ステップＳ２０３の判断
処理において、ポインタ値ｉｎとポインタ値ｏｕｔとが
異なっていれば（ステップＳ２０３；Ｎ）、ポインタ値
ｏｕｔが示すメモリ２の到着時刻順番記憶アドレス領域
に格納されたチャネル番号を読み出す（ステップＳ２０
５）。
【００２１】ステップＳ２０５の処理で読み出されたチ
ャネル番号をもつパケットを、各バッファ回路Ｂ１〜Ｂ
ｎから検索して送出する（ステップＳ２０６）。そし
て、ポインタ値ｉｎと総パケット数ｍとを比較し、一致
しているか否かを判断する（ステップＳ２０７）。ステ
ップＳ２０７の判断処理において、ポインタ値ｉｎと総
パケット数ｍとが一致する場合（ステップＳ２０７；
Ｙ）、ポインタ値ｉｎをクリアし（ステップＳ２０
８）、一方、ポインタ値ｉｎと総パケット数ｍとが不一
致の場合（ステップＳ２０７；Ｎ）、ポインタ値ｉｎを
インクリメントする（ステップＳ２０９）。そして、ス
テップＳ２０２の処理から繰り返し実行する。
ャネル番号をもつパケットを、各バッファ回路Ｂ１〜Ｂ
ｎから検索して送出する（ステップＳ２０６）。そし
て、ポインタ値ｉｎと総パケット数ｍとを比較し、一致
しているか否かを判断する（ステップＳ２０７）。ステ
ップＳ２０７の判断処理において、ポインタ値ｉｎと総
パケット数ｍとが一致する場合（ステップＳ２０７；
Ｙ）、ポインタ値ｉｎをクリアし（ステップＳ２０
８）、一方、ポインタ値ｉｎと総パケット数ｍとが不一
致の場合（ステップＳ２０７；Ｎ）、ポインタ値ｉｎを
インクリメントする（ステップＳ２０９）。そして、ス
テップＳ２０２の処理から繰り返し実行する。
【００２２】以上説明したように、本実施形態では、入
力パケットの格納されるバッファ回路と、到着順番番号
とを対応づけてメモリ２内に格納することにより、入力
パケットの到着時刻順にパケット出力を行うことができ
る。
力パケットの格納されるバッファ回路と、到着順番番号
とを対応づけてメモリ２内に格納することにより、入力
パケットの到着時刻順にパケット出力を行うことができ
る。
【００２３】なお、前述の実施形態では、入力バッファ
型多重変換装置に適用したものを例に採って説明した
が、これに限定されるものではなく、たとえば、入力バ
ッファ型交換機にも適用可能である。さらに、前述の実
施形態では、入力パケット到着時刻順に出力するものと
して説明したが、任意の順番に並び替えて出力するよう
にしても構わない。
型多重変換装置に適用したものを例に採って説明した
が、これに限定されるものではなく、たとえば、入力バ
ッファ型交換機にも適用可能である。さらに、前述の実
施形態では、入力パケット到着時刻順に出力するものと
して説明したが、任意の順番に並び替えて出力するよう
にしても構わない。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、パケット出力時に、到着番号情報格納手段に
格納されたパケットの情報を参照して、出力切り替えを
行うため、入力パケットの到着時刻順にパケット出力を
行うことができる。
によれば、パケット出力時に、到着番号情報格納手段に
格納されたパケットの情報を参照して、出力切り替えを
行うため、入力パケットの到着時刻順にパケット出力を
行うことができる。
【図１】本実施形態における入力バッファ型多重変換装
置の要部構成を示すブロック図である。
置の要部構成を示すブロック図である。
【図２】本実施形態の入力バッファ型多重変換装置のパ
ケット入力時の処理手順を示す流れ図である。
ケット入力時の処理手順を示す流れ図である。
【図３】本実施形態の入力バッファ型多重変換装置のパ
ケット出力時の処理手順を示す流れ図である。
ケット出力時の処理手順を示す流れ図である。
【図４】従来例のアルゴリズムによる入力チャネルに入
力されるパケットと出力チャネルから出力されるパケッ
トとの関係を時系列的に表したものである。
力されるパケットと出力チャネルから出力されるパケッ
トとの関係を時系列的に表したものである。
【図５】図４中に示す時刻Ｔ０における各入力バッファ
の状態を示したものである。
の状態を示したものである。
【図６】図４中に示す時刻Ｔ１における各入力バッファ
の状態を示したものである。
の状態を示したものである。
【図７】図４中に示す時刻Ｔ２における各入力バッファ
の状態を示したものである。
の状態を示したものである。
【図８】図４中に示す時刻Ｔ３における各入力バッファ
の状態を示したものである。
の状態を示したものである。
【図９】図４中に示す時刻Ｔ４における各入力バッファ
の状態を示したものである。
の状態を示したものである。
【図１０】図４中に示す時刻Ｔ５における各入力バッフ
ァの状態を示したものである。
ァの状態を示したものである。
１ 入力バッファ型多重変換装置 ２ メモリ（到着番号情報格納手段） ３ 出力制御部（出力制御手段） Ｂ１〜Ｂｎ バッファ回路
Claims (2)
- 【請求項１】入力データを格納する複数の入力バッファ
手段と、 入力バッファ手段に格納される入力データの到着順に、
入力バッファ手段と当着順を示す到着番号情報とを対応
づけて格納する到着番号情報格納手段と、 到着番号情報格納手段によって格納された到着番号情報
に基づいて、入力バッファ手段内に格納された入力デー
タを読み出し、データを出力する出力制御手段と、を備
えることを特徴とする多重変換装置。 - 【請求項２】パケット交換型の非同期転送モード網で使
用される多重変換装置であって、 入力データを格納する複数の入力バッファ手段と、 入力バッファ手段に格納される入力データの到着順に、
入力バッファ手段と当着順を示す到着番号情報とを対応
づけて格納する到着番号情報格納手段と、 到着番号情報格納手段によって格納された到着番号情報
に基づいて、入力バッファ手段内に格納された入力デー
タを読み出し、データを出力する出力制御手段と、を備
えることを特徴とする多重変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165288A JPH10341258A (ja) | 1997-06-06 | 1997-06-06 | 多重変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165288A JPH10341258A (ja) | 1997-06-06 | 1997-06-06 | 多重変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341258A true JPH10341258A (ja) | 1998-12-22 |
Family
ID=15809489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165288A Pending JPH10341258A (ja) | 1997-06-06 | 1997-06-06 | 多重変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016032191A (ja) * | 2014-07-29 | 2016-03-07 | 日本電信電話株式会社 | Ｓｉｐサーバ及びｓｉｐ信号の受信順序入れ替わり防止方法 |
| EP3085029A4 (en) * | 2013-12-19 | 2017-08-23 | Chicago Mercantile Exchange, Inc. | Deterministic and efficient message packet management |
-
1997
- 1997-06-06 JP JP9165288A patent/JPH10341258A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10026126B2 (en) | 2013-12-19 | 2018-07-17 | Chicago Mercantile Exchange Inc. | Deterministic and efficient message packet management |
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