JP2596654B2

JP2596654B2 - 通信網ノード

Info

Publication number: JP2596654B2
Application number: JP3159487A
Authority: JP
Inventors: デニスファーゲソンアレン; アダムウェトレクトジェームス
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1990-06-14
Filing date: 1991-06-04
Publication date: 1997-04-02
Anticipated expiration: 2012-04-02
Also published as: EP0461816B1; JPH04233355A; CA2039059C; CA2039059A1; EP0461816A3; DE69131561D1; DE69131561T2; EP0461816A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一つの通信網に接続さ
れているデータ・システム同士の間でデータを交換する
ための、通信網と共に使用するノードに関する。

【０００２】

【従来の技術】通信網は、データ・システム同士を相互
に結合し、その結果これらデータ・システム間でデータ
交換が可能となるようにしている。代表的には、通信網
は、各々がデータ・システムと接続され、且つ始端のデ
ータ・システムで発生されたデータを通信網伝送路上へ
書き込み、それら通信網伝送路から伝送先データ・シス
テムへ読み出すように構成されたノード同士を相互に結
合する伝送路を有する。

【０００３】非同期通信網と共に使用するノードは、先
行の通信網ノードから入力用伝送レートでデータを受信
し、データを入力用伝送レートとは独立した出力用伝送
レートで次の通信網ノードへ伝送するように動作する。

【０００４】非同期通信網ノードもまた、それらのノー
ドに接続されているデータ・システムからデータを受信
し、それらへ入力用伝送レート及び出力用伝送レートの
双方とは相違することができる伝送レートでデータを伝
送する。

【０００５】非同期通信網と共に使用するノードは、先
行の通信網ノードから一定の伝送レートでクロック同期
を受けた入力データを受信し、クロック同期を受けたデ
ータを入力用伝送レートと同期した出力用伝送レートで
次の通信網ノードへ伝送するように動作する。

【０００６】同期通信網もまた、それらのノードと接続
しているデータ・システムからクロック同期を受けたデ
ータを受信し、それらへ入力用伝送レート及び出力用伝
送レートの双方と同期した伝送レートでクロック同期を
受けたデータを伝送するように動作する。

【０００７】

【発明が解決しようとする課題】非同期通信網には次の
ような問題が有る。すなわち、非同期通信網によって相
互に結合した構成とすることができるデータ・システム
では、クロック同期を受けたデータを非同期通信網へ伝
送し、非同期通信網から受信することが必要とされる問
題が有る。

【０００８】同期通信網には別の問題、すなわち、同期
通信網の全てのノードの動作を同期させて、確実にこの
同期通信網に接続されているデータ・システムへサービ
スを行なう全ての伝送路及びノードが同期伝送レートで
データを伝送し受信するようにすることが必要とされる
問題が有る。

【０００９】

【課題を解決するための手段】本発明によれば、上記問
題は、データ・システムを通信網のノード同士を相互に
結合している通信網伝送路と相互に結合するために、非
同期通信網及び同期通信網と共に使用するように意図さ
れたパルス制御構成要素を有するノード及びノードをそ
のように運用する方法によってよって解決され、通信網
の機能が実質的に増強される。

【００１０】本発明の一実施例によるノードは、クロッ
ク・パルスを発生するクロック装置を有し、このクロッ
ク装置と相互に結合されたパルス制御ノード構成要素を
このノードへの入力伝送路及びこのノードからの出力伝
送路と相互に結合する。クロック装置は、ノード内の入
力伝送路上のデータ・フローを、入力伝送路上及び出力
伝送路上の双方のデータ・フローのデータ転送レートと
は独立した、クロック装置で発生された上記クロック・
パルスのパルス・レートで同期させる。

【００１１】本発明の他の実施例によるノードは、先行
の通信網ノードから入力しているデータ・バイトを第一
のデータ転送レートで受信し記憶するために、入力伝送
路上のデータ・フローによって制御されるバッファー記
憶制御装置を有する。

【００１２】非同期ノード・クロックは、バッファー記
憶制御装置に接続されている装置及びこの非同期ノード
・クロックがクロック装置で発生されたクロック・パル
スによる制御によって受信し記憶されたデータ・バイト
のうちの幾らかを上記バッファー記憶制御装置からこの
ノードのクロック制御構成要素へアンロードするよう
に、入力データ転送レートとは独立したパルス・レート
でパルスを発生する。

【００１３】クロック制御構成要素のうちの幾つかは、
ノードと相互に結合されているデータ・システムにアド
レスされてアンロードされたデータ・バイトを、このア
ドレスされたデータ・システムに接続されているノード
・プロセッサへ、クロック装置で発生されたクロック・
パルスのパルス・レートで伝送する。

【００１４】クロック制御構成要素のうちの他の構成要
素は、アンロードされた他のデータ・バイト及びこのノ
ードと相互に結合されているデータ・システムで発生さ
れたデータ・バイトを記憶し、これら記憶されたデータ
・バイトのパルスを出力伝送路上の後続通信網ノード
へ、クロック装置で発生されたクロック・パルス及び第
一データ転送レートの双方とは独立した第二データ転送
レートで、選択的に伝送する。

【００１５】後続通信網ノードと接続されているノード
装置は、データ・バイトのパルスが後続通信網ノードへ
出力されるのを禁止することによって、後続通信網ノー
ドで発生された過負荷信号に応答する。

【００１６】バッファー記憶装置及び先行のノードと相
互に結合されている他のノード装置は、先行ノードが別
のデータ・バイトのパルスを入力伝送路上へ出力するの
を禁止するために、バッファー記憶装置に記憶されてい
る所定数の入力バイトに応答してノードの過負荷を防止
する。

【００１７】

【実施例】図１の通信網１には、１９８５年１１月１９
日に発行されたエム・エル・ブラッド（Ｍ．Ｌ．Ｂｌｏ
ｏｄ）氏等の米国特許第４，５５４，６５９号或いは１
９８７年７月２８日に発行されたディ・エム・ローズ
（Ｄ．Ｍ．Ｒｏｕｓｅ）氏等の米国特許第４，６８３，
５６３号に開示されているような種類の非同期通信網を
用いることができる。

【００１８】通信網１は、数個のノード２乃至５を有
し、これらのノード例えばノード２乃至５が方向性伝送
路（以下、単に伝送路と言う）１５のような伝送路によ
って相互に結合されたリングを形成し、これらノードの
うちの幾つかはデータ・システムを通信網１に接続して
データ・システム間でデータを選択的に交換することが
できるように意図されている。

【００１９】ノード２及び４は、データ・バス１３によ
って、ノード・プロセッサ１１とデータ・システムを通
信網１に接続するために用いられるデータ幹線１４を終
端するように構成されたライン・インタフェース・ユニ
ット１２と接続することができる。

【００２０】ノード３及び５は、リング状通信網制御回
路１０を通信網１と相互に結合することができる。リン
グ状通信網制御回路１０は、データ・バス１７によって
ノード３及び５のライン・インタフェース・ユニット１
２とノード・プロセッサ１１とに接続されている。

【００２１】動作している状態では、或るデータ・シス
テムがデータを発生し、このデータを、データ幹線１
４、ライン・インタフェース・ユニット１２、データ・
バス１３を通じて、ノード・プロセッサ１１へ伝送す
る。

【００２２】ノード・プロセッサ１１は、受信したデー
タを上記米国特許第４，５５４，６５９号及び第４，６
８３，５６３号によって開示されているメッセージ・フ
ォーマットと類似したフォーマットを持つデータ・メッ
セージにフォーマッティングする。

【００２３】このデータ・メッセージは、続いてデータ
・バス１３を通じて、例えばノード４のような始端側ノ
ードへ伝送され、更に伝送路１５上へ書き込まれる。こ
のデータ・メッセージは、例えばノード２のような伝送
先ノードへ伝送される。

【００２４】伝送先ノード２は、このデータ・メッセー
ジを伝送路１５から読み出してデータ・バス１３及びノ
ード・プロセッサ１１へ伝送する。受信されたデータ・
メッセージのデータは、続いてデータ・バス１３、ライ
ン・インタフェース・ユニット１２、データ幹線１４を
通じて、受信側データ・システムへ伝送される。ノード
２は、直列の配置された非同期クロック・プロトコル・
コンバータ２１と，リング・アクセス制御装置２０と，
プロトコル・コンバータ２２とから構成されている。こ
れらの装置は、ノード・クロック発生装置２３でクロッ
ク制御される。

【００２５】通信網１は、このデータ・メッセージを始
端側ノードから伝送先ノードへ伝送路１５と中間のノー
ドを介して伝送することができ、或いはまた、一つの通
信網セクターから伝送先ノードが存在する他の通信網セ
クターへ、ノード３、データ・バス１７、リング状通信
網制御回路１０を通じて伝送することができる。

【００２６】本発明の上記実施例では、各通信網ノード
３及び５は上記米国特許第４，５５４，６５９号及び第
４，６８３，５６３号によって開示されている種類の非
同期ノードと類似したものとすることが可能であること
が想定されている。

【００２７】しかしながら、本発明の他の実施例では、
各通信網ノード２乃至５はそれらの機能及び構成ともに
他の通信網ノードと同等なものとすることができるの
で、本発明を理解するために必要なノードの説明は一つ
のノード２のみでよいことが理解されよう。

【００２８】従って、ノード２は、本発明の原理を具体
化する際に、非同期型の通信網において非同期ノードと
共に使用することができ、或いは分散型通信網のマスタ
ー・クロックを必要とすること無く動作する同期通信網
を構成するために他のノードと相互に結合することもで
きよう。

【００２９】図２において、通信網ノード２乃至５を相
互に結合している伝送路１５は、データ・リード（ＤＡ
ＴＡ）１５００と、データ・クロック・リード（ＤＣ）
１５０１と、停止リード（ＳＴＯＰ）１５０２とを有し
ている。データ・リード（ＤＡＴＡ）１５００の数は通
信網１によって取り扱われるデータのフォーマットによ
って変わる。

【００３０】本発明の一実施例では、各々が８情報バイ
トから成るデータを連続して生じるバイトが、各通信網
ノード２乃至５によって伝送され且つ受信される。従っ
て、データ・リード（ＤＡＴＡ）１５００は、１０本の
リード、即ち、８本のデータ・リードと、１本の制御ビ
ット・リードと、１本のパリティー・リードとから成っ
ており、１データ・バイトで構成される８ビットの情報
が伝送路１５を通じて通信網ノード間で伝送される。

【００３１】ノード２へ入力している、データ・リード
（ＤＡＴＡ）１５００と、データ・クロック・リード
（ＤＣ）１５０１と、停止リード（ＳＴＯＰ）１５０２
とは、ノード２のクロック制御構成要素を伝送路１５へ
相互に結合する非同期クロック・プロトコル・コンバー
タ２１と相互に結合されている。

【００３２】非同期クロック・プロトコル・コンバータ
２１はバッファー記憶装置２１０を有し、このバッファ
ー記憶装置２１０はバッファー制御装置２１１による制
御の下で、データ・リード（ＤＡＴＡ）１５００及びデ
ータ・クロック・リード（ＤＣ）１５０１を選択的にバ
ッファー記憶レジスター２１００と相互に結合するスイ
ッチ２１０１を持っている。

【００３３】バッファー記憶装置２１０は所定数のレジ
スター２１００を有し、各レジスター２１００は伝送路
１５上からノード２へ入力されているデータ・バイト
を、データ・クロック・リード（ＤＣ）１５０１によっ
て決まるデータ転送レートに従って受信し、記憶するよ
うに意図されている。

【００３４】リング・アクセス制御セレクター（以下、
単にセレクターと言う）２１０２は、バッファー制御装
置２１１及び図３中のノード内非同期クロック発生装置
（以下、ノード・クロック発生装置と言う）２０７によ
る制御の下で、バッファー記憶レジスター２１００のう
ちの幾つかを選択的にリング・アクセス制御装置２０の
パルス制御構成要素と相互に結合する。

【００３５】図２における非同期クロック・プロトコル
・コンバータ２１から出力しているデータ・パス２１２
０は、データ・リード（ＤＡＴＡ）２１２０２と、レデ
ィ・リード（ＲＥＡＤＹ）２１２００と、待機リード
（ＷＡＩＴ）２１２０１とから成っており、図３におけ
るセレクター２００を介して記憶装置２０１と選択的に
結合されている。

【００３６】記憶装置２０１の出力はリング・アクセス
制御スイッチ（以下、単にスイッチと言う）２０２を介
して読み出し記憶装置２０３と、図４におけるプロトコ
ル・コンバータ２２とに選択的に接続され、このプロト
コル・コンバータ２２の出力は続いてデータ・リード
（ＤＡＴＡ）１５１０と、データ・クロック・リード
（ＤＣ）１５１１と、停止リード（ＳＴＯＰ）１５１２
とから成る出力伝送路１５に接続されている。

【００３７】図３におけるデータ・パス２１２０は、セ
レクター２００に接続されると共に、更にトークン制御
装置２０５と、セレクター２００及びスイッチ２０２の
動作を制御するリング制御装置２０４とに接続されてい
る。

【００３８】書き込み記憶装置２０６と、リング制御装
置２０４と、読み出し記憶装置２０３とは、図１におけ
るデータ・バス１３に接続され、続いてこのデータ・バ
ス１３はノード・プロセッサ１１とライン・インタフェ
ース・ユニット１２とに接続されている。

【００３９】図３における書き込み記憶装置２０６の出
力はセレクター２００と接続されており、この結果、図
１において、ノード・プロセッサ１１で発生されたデー
タと、ライン・インタフェース・ユニット１２のデータ
幹線１４に接続されているデータ・システムで発生され
たデータとがノード２から通信網ノード５へ伸びている
伝送路１５上に書き込まれる。

【００４０】図３におけるリング・アクセス制御装置２
０はまた、ノード・クロック発生装置２０７を有し、こ
のノード・クロック発生装置２０７は通信網ノード間の
データ転送レート以下か、同等か、或いはそれ以上のパ
ルス繰り返しレートでクロック・パルスを発生すること
ができる。尚、このノード・クロック発生装置２０７
は、リング・アクセス制御装置２０内に配置されている
が、独立の装置として構成された場合には、図１のノー
ド・クロック発生装置２３に相当する。

【００４１】動作状態では、図１において、ノード３か
らノード２へ伝送されるデータ・メッセージの最初のバ
イトが、非同期クロック・プロトコル・コンバータ２１
と接続されている伝送路１５上のノード２の入力端に現
われる。

【００４２】ノード３は、ノード２へ上記データ・バイ
トを伝送する際に、或る信号を図２のデータ・クロック
・リード（ＤＣ）１５０１へ与えて、バッファー制御装
置２１１及びスイッチ２１０１が入力される上記データ
・バイトをバッファー記憶装置２１０のレジスター２１
００へ記憶できるようにする。

【００４３】入力データの後続する各バイトは、データ
・クロック・リード（ＤＣ）１５０１上へ与えられてい
る信号によって決まるデータ転送レートでバッファー記
憶装置２１０のレジスター２１００に受信され記憶され
る。

【００４４】通常の動作モードでは、データ・パス２１
２０は非同期クロック・プロトコル・コンバータ２１の
出力から、図３のセレクター２００と、トークン制御装
置２０５と、リング制御装置２０４とへ伸びている。

【００４５】セレクター２００が最初にセットされ、そ
の結果、データ・パス２１２０が記憶装置２０１の入力
端と接続される。

【００４６】データの最初のバイトが、図２のバッファ
ー記憶装置２１０に受信され記憶されたときに、飽和モ
ニター２１２がレディ信号を図３の記憶装置２０１と、
トークン制御装置２０５と、リング制御装置２０４への
指示信号として、図３のレディ・リード（ＲＥＡＤＹ）
２１２００へ与え、その結果、バッファー記憶装置２１
０の出力端でデータ・バイトが利用可能となる。

【００４７】図２のノード・クロック発生装置２０７で
発生された次のクロック・パルスは、バッファー制御装
置２１１がリードＣＫを通じてセレクター２１０２を制
御し、バッファー記憶レジスター２１００をデータ・パ
ス２１２０と接続できるようにする。

【００４８】このクロック・パルスはまた、データ・バ
イトが、図３の記憶装置２０１に記憶され、トークン制
御装置２０５と、リング制御装置２０４とへ与えられる
ようにする。

【００４９】トークン・メッセージは連続的に図１の通
信網１の伝送路１５上を巡回する。このトークン・メッ
セージが或るノードで受信されると、このトークン・メ
ッセージはそのノードが該ノードがサービスを行なって
いるデータ・システムから受信したデータを伝送路１５
上へ書き込むことができるようにする。

【００５０】ノード・プロセッサ１１は、上記ノードが
サービスを行なっているデータ・システムから、データ
幹線１４を通じ、データ・バス１３及びライン・インタ
フェース・ユニット１２を介して通信網１上へ読み出さ
れるべきデータを受信する。

【００５１】データ・システムから受信されたデータ
は、ノード・プロセッサ１１によってフォーマッティン
グされ、図３の書き込み記憶装置２０６にデータ・バス
１３及び２０６１３を通じて書き込まれる。

【００５２】トークン制御装置２０５で受信されたデー
タ・バイトがトークン・メッセージである場合は、トー
クン制御装置２０５は、リング制御装置２０４がセレク
ター２００を制御して書き込み記憶装置２０６の出力を
記憶装置２０１の入力に接続させ、ノード・プロセッサ
１１にデータ・バス２０４１３及び１３を通じてノード
２が通信網１上へデータを書き込み可能であることを通
知することができるようにする。

【００５３】ノード・クロック発生装置２０７は、書き
込み記憶装置２０６がその中に書き込まれている上記デ
ータ・システムのデータのバイトを記憶装置２０１に書
き込むことができるようにする。

【００５４】記憶装置２０１は、先入れ先出し方式記憶
装置に類似する種類の記憶装置とすることができ、記憶
装置２０１へ最初に書き込まれたバイトがノード２から
出力している伝送路１５上へ最初に読み出されるべきバ
イトとなる。

【００５５】受信されたデータの各バイトは、ノード・
クロック発生装置で発生されたクロック・パルスが与え
られる毎に記憶装置２０１の記憶位置を移動し、スイッ
チ２０２を介して出力データ・パス２１２０と接続され
ている記憶装置２０１の出力端に現われる。

【００５６】このようにして、書き込み記憶装置２０６
から読み出されたデータの最初のバイトは、記憶装置２
０１に書き込まれその中で移動して、最終的にその出力
端に現われる。

【００５７】ノード２の初期の状態では、記憶装置２０
１の出力端が、スイッチ２０２によりデータ・パス２１
２０及び図４のプロトコル・コンバータ２２を介して、
ノード２から出力している伝送路１５と接続されてい
る。

【００５８】こうして、図３の記憶装置２０１の出力端
におけるデータのバイトは伝送路１５のデータ・リード
（ＤＡＴＡ）１５００上に現われ、且つ、記憶装置２０
１はレディ信号をレディ・リード（ＲＥＡＤＹ）２１２
００を通じて図４のプロトコル・コンバータ２２の論理
ゲート２２０の入力端へ与える。

【００５９】次のノード５から停止信号が与えられてい
ないときは、論理ゲート２２０は許可信号（ＴＯＧＧＬ
Ｅ）を論理回路（ＴＯＧＦ／Ｆ）２２１の入力端へ与
える。

【００６０】論理回路２２１は、ノード・クロック発生
装置２０７で発生された次のクロック・パルスによっ
て、信号をデータ・クロック・リード（ＤＣ）１５１１
に与え、その結果、次のノード５にノード２から出力し
ている伝送路１５上に現われているデータ・バイトがノ
ード５へ伝送可能であることを通知することができるよ
うになる。

【００６１】図３の書き込み記憶装置２０６が記憶装置
２０１へデータ・バイトの書き込みを行なっている間、
リング制御装置２０４によって待機信号がデータ・パス
２１２０の待機リード（ＷＡＩＴ）２１２０１を通じて
図２のバッファー制御装置２１１へ戻される。

【００６２】この待機信号は、バッファー記憶装置２１
０からデータ・パス２１２０上へのデータ・バイトの読
み出しを禁止する。ノード３からバッファー記憶レジス
ター２１００に入力しているデータ・バイトが飽和して
いるときは、飽和モニター２１２が先行のノード３へ伸
びている停止リード（ＳＴＯＰ）１５０２へ停止信号を
与える。

【００６３】例えば、後続のノード５から先行のノード
２へ伸びている図４の停止リード（ＳＴＯＰ）１５１２
のような停止リード上に現われている信号は、論理ゲー
ト２２０が論理回路２２１を動作させて信号がデータ・
クロック・リード（ＤＣ）１５１１上に与えられること
を禁止することにより、先行のノード３のプロトコル・
コンバータ２２の論理回路同期装置２２２がクロック・
パルスに応答可能となるようにする。

【００６４】このようにして、図２のバッファー記憶装
置２１０が飽和しているときは、先行のノード３はノー
ド２へデータ・バイトを伝送することを禁止される。

【００６５】図３の書き込み記憶装置２０６がノード２
から出力している伝送路１５上へのデータの書き込みを
終了した後で、ノード・プロセッサ１１がデータ・バス
１３及び２０４１３を通じてリング制御装置２０４を動
作し、セレクター２００が図２のバッファー記憶装置２
１０の出力端を記憶装置２０１と接続するようにセレク
ター２００をセットさせる。

【００６６】続いて、バッファー記憶レジスター２１０
０に記憶されているトークン・メッセージは、セレクタ
ー２１０２を介してバッファー記憶装置２１０からクロ
ックに同期して出力され、データ・パス２１２０及び図
３のセレクター２００を介して記憶装置２０１へ与えら
れる。

【００６７】ノード・クロック発生装置２０７は、トー
クン・メッセージが記憶装置２０１の出力端に現われる
まで、該トークン・メッセージをそのクロック・パルス
・レートで記憶装置２０１中を移動させる。

【００６８】図４の停止リード（ＳＴＯＰ）１５１２上
に信号が存在しないことによって証明されるように、も
し次のノード５が記憶装置２０１の出力端に現われてい
るデータの次のバイトを受信することが可能であれば、
論理回路同期装置２２２がクロック・パルスに従って論
理ゲート２２０に入力端へ反転バイナリー「０」信号を
与える。

【００６９】トークン・メッセージのデータ・バイトに
応じてバッファー記憶装置２１０の出力端に現われてい
るレディ信号は、論理ゲート２２０が論理回路２２１を
セット状態にするようにすることができる。この結果、
ノード・クロック発生装置２０７で発生された次のクロ
ック・パルスは、データ・クロック・リード（ＤＣ）１
５１１へ与えられる信号となる。

【００７０】このようにして、トークン・メッセージの
データ・バイトは、ノード５によりプロトコル・コンバ
ータ２２によって決まるパルス・レートでノード２から
読み出される。

【００７１】トークン・メッセージがノード・クロック
発生装置２０７によって決まるパルス・レートで図３の
リング・アクセス制御装置２０のパルス制御構成要素を
伝搬されている期間中、他のデータ・メッセージのバイ
トがデータ・クロック・リード（ＤＣ）１５０１上に現
われている信号によって決まるデータ転送レートで図２
の非同期クロック・プロトコル・コンバータ２１に受信
され記憶される。

【００７２】もしこの入力データ・メッセージが他のノ
ードによってサービスを受けているデータ・システムへ
アドレスされている場合には、図３のリング制御装置２
０４がセレクター２００及びスイッチ２０２をセット状
態に保持し、その結果、バッファー記憶装置２１０がセ
レクター２００を介して記憶装置２０１と接続され、記
憶装置２０１が次いでスイッチ２０２を介してノード２
から出力している伝送路１５と接続される。

【００７３】この入力データ・メッセージの各バイトは
データ・クロック・リード（ＤＣ）１５０１上の信号に
よって決まるデータ転送レートで、図２のバッファー記
憶装置２１０のバッファー記憶レジスター２１００に受
信され記憶される。

【００７４】入力データ・メッセージの各バイトは、受
信された順番に、ノード・クロック発生装置２０７のパ
ルス・レートで、クロックに従ってバッファー記憶レジ
スター２１００から読み出され、セレクター２１０２
と、データ・パス２１２０と、図３のセレクター２００
とを介して記憶装置２０１に書き込まれる。

【００７５】ノード・クロック発生装置２０７は、クロ
ックに従ってデータ・バイトを記憶装置２０１中で移動
し、次いで記憶装置２０１から信号が図４の論理ゲート
２２０へ入力しているレディ・リード（ＲＥＡＤＹ）２
１２００上へ与えられる。

【００７６】記憶装置２０１の出力端に現われ、ノード
２から出力している伝送路１５上に入力されるデータ・
メッセージの各バイトは、ノード５によりデータ・クロ
ック・リード（ＤＣ）１５１１上に現われている信号に
よって決まるデータ転送レートで読み出される。

【００７７】入力データ・メッセージがノード２によっ
てサービスを受けているデータ・システムへアドレスさ
れているときは、図２のバッファー制御装置２１１がデ
ータ・クロック・リード（ＤＣ）１５０１による制御の
下でスイッチ２１０１を制御し、データの各バイトをバ
ッファー記憶レジスター２１００に記録するように動作
する。

【００７８】これらのデータ・バイトは入力データ・メ
ッセージの見出し部を有し、セレクター２１０２及びデ
ータ・パス２１２０を通じてバッファー記憶装置２１０
から同時に記憶装置２０１と、トークン制御装置２０５
と、リング制御装置２０４とへ、ノード・クロック発生
装置２０７によって決まるパルス・レートでアンロード
される。

【００７９】リング制御装置２０４は、入力データ・メ
ッセージの見出し部からこの入力データ・メッセージが
ノード２によってサービスを受けているデータ・システ
ムへアドレスされていることを判定する。

【００８０】従って、リング制御装置２０４は、入力デ
ータ・メッセージがノード２によってサービスを受けて
いるデータ・システムへアドレスされていることを、デ
ータ・バス２０４１３及び１３を通じてノード・プロセ
ッサ１１に通知する。

【００８１】入力データ・メッセージの最初のデータ・
バイトが図３の記憶装置２０１の出力端に現われている
ときは、このデータ・メッセージの最初のバイトに含ま
れているＣビットがリード２０１４を通じてリング制御
装置２０４を制御し、スイッチ２０２が記憶装置２０１
の出力端を読み出し記憶装置２０３の入力端に接続する
ように、このスイッチ２０２をセットする。

【００８２】続いて、記憶装置２０１の出力端に現われ
ている入力データ・メッセージの各バイトは、スイッチ
２０２を介して、ノード・クロック発生装置２０７のパ
ルス・レートで、読み出し記憶装置２０３にクロックに
同期して読み込まれる。

【００８３】これらのデータ・バイトはクロックに同期
して読み出し記憶装置２０３中を移動し、データ・バス
２０３１３及び１３を通じて図１のノード・プロセッサ
１１に与えられる。

【００８４】受信されたデータ・メッセージは、ノード
・プロセッサ１１により、アドレスされたデータ・シス
テムによって要求されたフォーマットにフォーマッティ
ングされ、データ・バス１３と、ライン・インタフェー
ス・ユニット１２と、データ幹線１４とを通じて、その
適当なデータ・システムへ伝送される。

【００８５】このデータ・メッセージの最後のデータ・
バイトはメッセージ終了情報を有し、このメッセージ終
了情報は図３のリング制御装置２０４を動作して、スイ
ッチ２０２が記憶装置２０１の出力端をプロトコル・コ
ンバータ２２を介してノード２から出力している伝送路
１５に接続するようにこのスイッチ２０２をリセットす
る。

【００８６】図５に示される状態に配列される図６及び
図７のバッファー記憶装置２１０は、所定数のバイト・
レジスター（Ｂ１）２１０００乃至（Ｂｎ）２１００ｎ
を有し、これら各バイト・レジスターは８ビットのデー
タ及び２ビットの制御情報から成るバイトを有する１０
ビットの情報を同時に受信し記憶する。

【００８７】図６及び図７に示す通信網の具体的な論理
回路は、論理ゲート及びレジスターによって実現するこ
とができ、その動作はこの技術分野で周知である。

【００８８】同様な論理ゲートやレジスターの具体的な
ものは、ジェイ・ミルマン（Ｊ．Ｍｉｌｌｍａｎ）氏及
びエイチ・トーブ（Ｈ．Ｔａｕｂ）氏によって著され、
１９６５年にマグロー・ヒル社から発行されたテキスト
「パルス波形、デジタル波形及びスイッチング波形（Ｐ
ｕｌｓｅ，ＤｅｇｉｔａｌａｎｄＳｗｉｔｃｈｉ
ｎｇＷａｖｅｆｏｒｍｓ）」、及び１９７６年にテキ
サス・インスツルメント社から発行された「設計技術者
のためのティティエル・データ・ハンドブック（Ｔｈｅ
ＴＴＬＤａｔａＨａｎｄｂｏｏｋｆｏｒＤｅ
ｓｉｇｎＥｎｇｉｎｅｅｒｓ）」第２版に記載されて
いる。

【００８９】レジスターの所用数は、ノード２へ入力し
ている伝送路１５上に入力されているデータ転送レート
と図３のノード・クロック発生装置２０７のパルス・レ
ートとの相違に依存する。図２において、ノード２へ入
力している伝送路１５上の１０本のデータ・リード（Ｄ
ＡＴＡ）１５００は、それぞれ全レジスター２１０００
乃至２１００ｎに接続されている。

【００９０】初期のアイドル状態では、バッファー制御
装置２１１の論理回路２１１１３、２１１１５、２１１
１７の各々がそれぞれ出力端Ｑ（−）及び出力端Ｑに現
われているバイナリー「０」及びバイナリー「１」を持
っている。

【００９１】初期化シーケンスの間は、図１のノード・
プロセッサ１１がデータ・バス１３及び２１１１３１を
介して初期化信号を、図６及び図７のバッファー制御リ
ードＩＮＩＴへ与える。

【００９２】この初期化信号は論理回路２１１１３をセ
ット状態にし、その結果、バイナリー「０」及びバイナ
リー「１」がそれぞれ出力端Ｑ（−）及び出力端Ｑで保
持される。この初期化信号はまた、例えば論理回路２１
１１５乃至２１１１７のような他の論理回路をクリヤー
するためにオア・ゲート２１１１９乃至２１１２０へ与
えられ、その結果、バイナリー「０」及びバイナリー
「１」が出力端Ｑ（−）及び出力端Ｑに現われる。

【００９３】アンド・ゲート２１１１４は、その両方の
入力がバイナリー「１」を持つとき，バッファー記憶装
置２１０の最初のレジスター２１０００へ伸びている選
択リードＳＰ１を動作することができる。

【００９４】先行のノード３がデータの最初のバイトを
ノード２へ入力している伝送路１５のデータ・リード
（ＤＡＴＡ）１５００上へ与えるとき、ノード３からの
データ・クロック・リード（ＤＣ）１５０１上に現われ
ている次の信号が最初のレジスター２１０００を動作し
て、このレジスター２１０００が入力データの最初のバ
イトを受信し記憶するようにする。

【００９５】バイナリー「１」がオア・ゲート２１１１
１の入力端に現われるので、データ・クロック・リード
（ＤＣ）１５０１上の信号は、論理回路２１１１５がバ
イナリー「０」及びバイナリー「１」をそれぞれ出力端
Ｑ（−）及び出力端Ｑに生じるように制御する。

【００９６】アンド・ゲート２１１１４の入力端に現わ
れているバイナリー「０」は、選択リードＳＰ１が続い
てレジスター２１０００にデータの最初のバイトを記憶
するのを禁止する。

【００９７】論理回路２１１１５及び２１１１７と対応
し、それぞれの出力端Ｑ（−）及び出力端Ｑに接続され
ているアンド・ゲート２１１１６は、その両入力端に現
われるバイナリー「１」信号に応答してバッファー記憶
レジスター２１００１へ伸びている選択リードＳＰ１を
動作状態にする。

【００９８】図３の非同期ノード・クロック発生装置２
０７は、ノード２のパルス制御構成要素と接続され、こ
のパルス制御構成要素の動作をノード３から入力してい
る伝送路１５上へ入力されているデータのデータ転送レ
ートとは独立しているノード・クロック発生装置２０７
によって決まるパルス・レートで制御する。

【００９９】図２において、入力データの最初のバイト
がレジスター２１００に受信され記憶されたとき、図６
及び図７の論理回路２１１１５が論理回路２１１０１の
入力端へバイナリー「１」を与えるようにセットされ
る。

【０１００】初期化及び入力データの最初のバイトの受
信に続いて、ノード・クロック発生装置２０７で発生さ
れ論理回路２１１００、２１１０１、２１１０２のクロ
ック入力端へ与えられた最初のクロック・パルスが、論
理回路２１１００及び２１１０１が対応する論理回路２
１１０３及び２１１０４の入力端へバイナリー「１」を
与え、且つ、論理回路２１１０２が論理回路２１１０５
の入力端へバイナリー「０」を与えるように、これら論
理回路２１１００、２１１０１、２１１０２をセット状
態にする。

【０１０１】データ・リード（ＤＡＴＡ）１５００上に
現われているデータの２番目のバイトの後に、データ・
クロック・リード（ＤＣ）１５０１上の信号が続き、こ
の信号はバッファー記憶レジスター２１００１が上記２
番目のデータ・バイトを受信し記憶するようにこのレジ
スター２１００１を制御する。

【０１０２】データ・クロック・リード（ＤＣ）１５０
１上の該信号はまた、論理回路２１１１７がバイナリー
「０」及びバイナリー「１」をそれぞれ出力端Ｑ（−）
及び出力端Ｑに生じ、それによってこの論理回路２１１
１７と接続されているアンド・ゲート２１１１６を動作
状態にして、このアンド・ゲート２１１１６がバッファ
ー記憶レジスター２１００１へ伸びている選択リードＳ
Ｐ２を禁止状態にするようにする。

【０１０３】該信号はまた、次に続く論理回路がバイナ
リー「０」及びバイナリー「１」をそれぞれ出力端Ｑ
（−）及び出力端Ｑに生じ、それによってこの論理回路
と接続されているアンド・ゲートを動作状態にして、こ
のアンド・ゲートが次のバッファー記憶レジスターへ伸
びている選択リードを動作状態にするようにする。

【０１０４】このようにして、図２のバッファー制御装
置２１１はノード３によりデータ・クロック・リード
（ＤＣ）１５０１へ与えられた信号による制御の下で動
作し、バッファー記憶装置２１０を動作状態にしてこの
バッファー記憶装置２１０がこのバッファー記憶装置２
１０のレジスター２１００にノード２へ入力している伝
送路１５上に現われているデータ・バイトをデータ・ク
ロック・リード（ＤＣ）１５０１上の信号によって決ま
るデータ・レートで受信し記憶するようにする。

【０１０５】図３において、非同期クロック・プロトコ
ル・コンバータ２１と接続されデータ・バイトを取り入
れ可能な状態にあるパルス制御構成要素が、図２のバッ
ファー制御装置２１１へ伸びている待機リード（ＷＡＩ
Ｔ）２１２０１上へバイナリー「０」信号を与える。

【０１０６】図６及び図７の待機リード（ＷＡＩＴ）２
１２０１上に現われているバイナリー「０」信号は、バ
イナリー「１」信号に変換されてアンド・ゲート２１１
０６、２１１０７及び２１１０８のそれぞれ一つの入力
端へ与えられる。

【０１０７】更に、計数論理回路２１２０００は、レデ
ィ・リード（ＲＥＡＤＹ）２１２００を通じてアンド・
ゲート２１１０６、２１１０７及び２１１０８のそれぞ
れ一つの入力端へバイナリー「１」信号を与える。

【０１０８】論理回路２１１０３は出力端Ｑ（−）及び
出力端Ｑにそれぞれ現われたバイナリー「０」及びバイ
ナリー「１」を持っているので、バイナリー「１」がリ
ードＡＶ１を通じてアンド・ゲート２１１０６の別の入
力端へ与えられる。

【０１０９】論理回路２１１０５のクロック入力端へ与
えられる次のクロック・パルスは、この論理回路２１１
０５をセット状態にしてこの論理回路２１１０５がその
出力端Ｑ（−）及び出力端Ｑにそれぞれバイナリー
「０」及びバイナリー「１」を生じるようにする。

【０１１０】リードＡＶ１及びリードＡＶｎ（−）上に
現われているバイナリー「１」は、待機リード（ＷＡＩ
Ｔ）２１２０１及びレディ・リード（ＲＥＡＤＹ）２１
２００上に現われている信号と組み合って、アンド・ゲ
ート２１１０６を動作状態にし、このアンド・ゲート２
１１０６がバイナリー「１」をリードＯＥ１上へ与えて
このリードＯＥ１が図６におけるセレクター２１０２の
アンド・ゲート２１０２０を動作状態にするようにし、
その結果、適当なパルス制御構成要素が図６及び図７の
バッファー記憶レジスター２１０００に記憶されている
データのバイトを取り出すことができるようにする。

【０１１１】このデータ・バイトが取り出されたとき、
それを受信したパルス制御構成要素は待機リード（ＷＡ
ＩＴ）２１２０１からそのバイナリー信号を除去し、そ
の結果、アンド・ゲート２１１０６、２１１０７及び２
１１０８の動作を禁止する。

【０１１２】リードＯＥ１上に現われたバイナリー
「１」信号はまた、それぞれの出力端Ｑ（−）及び出力
端Ｑ上にバイナリー「０」及びバイナリー「１」を生じ
るように論理回路２１１１３、２１１００及び２１１０
３をクリヤー状態にし、それによってノード３から受信
されバッファー記憶装置２１０のレジスター２１０００
に記憶されているデータのバイトの或るパルス制御構成
要素への伝送が完了し、且つ、レジスター２１０００が
データの別のバイトをノード３から受信することが可能
となるようにする。

【０１１３】クリヤー状態に為された論理回路２１１０
３はバイナリー「１」をアンド・ゲート２１１０７へ与
え、且つ、バッファー記憶装置２１０に接続されている
パルス制御構成要素は、バッファー記憶装置２１０から
データの次のバイトを受信することが可能な状態にある
とき、バイナリー「１」を待機リード（ＷＡＩＴ）２１
２０１へ与える。

【０１１４】図２のバッファー制御装置２１１は、入力
データを受信しその各バイトを順次ノード３から入力し
ているデータ・クロック・リード（ＤＣ）１５０１に与
えられている信号によって決まるデータ転送レートでバ
ッファー記憶レジスターに記憶する。

【０１１５】記憶されたデータのバイトは、バッファー
記憶装置２１０からデータ・パス２１２０上へクロック
に同期して読み出され、図３のノード・クロック発生装
置２０７で発生されたパルスのレートによって決まるパ
ルス・レートで幾つかのパルス制御構成要素へ与えられ
る。

【０１１６】このようにして、入力データの各バイトは
順次図２のバッファー記憶装置２１０の後続する各レジ
スターに受信され記憶される。記憶されたデータ・バイ
トのうちの幾つかはそれらのバッファー記憶レジスター
から、バッファー記憶装置２１０に記憶されているデー
タの最初のバイトがノード２のパルス制御構成要素によ
って最初に読み出されるデータ・バイトとなるように、
アンロードされる。

【０１１７】入力データの各バイトは、以前に受信され
て記憶されたデータ・バイトがノード・クロック発生装
置２０７によって次々にアンロードされている一方で、
バッファー記憶装置２１０の後続するレジスターに継続
的に記憶される。

【０１１８】記憶されたデータの各バイトは、バッファ
ー記憶レジスター、例えばレジスター２１０００からア
ンロードされるので、論理回路２１１１３、２１１００
及び２１１０３がリードＯＥ１によってクリヤー状態に
為される。例えば、もし４個のバッファー記憶レジスタ
ーが存在するものと想定すると、入力データの各バイト
はレジスター１乃至４に受信され記憶される。４番目の
データ・バイトが受信され記憶される前には、バッファ
ー記憶装置２１０の第４レジスターと関連しているもの
と想定される選択リードＳＰｎが、バイナリー「１」を
与えられていて適当なバッファー記憶レジスターを動作
状態にしているものと思われる。

【０１１９】最後のバッファー記憶レジスター２１００
ｎと関連する論理回路として想定した論理回路２１１１
７の一つの入力端に接続され、別の入力端に先行の論理
回路によってバイナリー「１」を与えられているオア・
ゲート２１１１２が、論理回路２１１１７をセット状態
にすることによってデータ・クロック・リード（ＤＣ）
１５０１上の信号に応答し、その結果、出力端Ｑ（−）
及び出力端Ｑ上にそれぞれバイナリー「０」及びバイナ
リー「１」が現われる。

【０１２０】バッファー記憶レジスター２１０００に先
に記憶されたデータ・バイトのアンロードが完了してい
るものと想定すると、論理回路２１１１３のクリヤー動
作が完了し、その結果、バイナリー「０」及びバイナリ
ー「１」が出力端Ｑ（−）及び出力端Ｑ上にそれぞれ現
われる。

【０１２１】データ・クロック・リード（ＤＣ）１５０
１上に信号が現われているとき、入力データの４番目の
バイトが第４バッファー記憶レジスター２１００ｎに受
信されて記憶され且つ論理回路２１１１７がセット状態
に為されて、その結果、バイナリー「０」及びバイナリ
ー「１」が出力端Ｑ（−）及び出力端Ｑ上にそれぞれ現
われる。

【０１２２】論理回路２１１１３の出力端Ｑ（−）に現
われているバイナリー「０」は、アンド・ゲート２１１
１８を制御してこのアンド・ゲート２１１１８が選択リ
ードＳＰｎを禁止するようにする。

【０１２３】クリヤー状態に為されている論理回路２１
１１５の出力端Ｑ（−）に現われているバイナリー
「１」は、論理回路２１１１３の出力端Ｑに現われてい
るバイナリー「１」と組み合って、アンド・ゲート２１
１１４を制御しこのアンド・ゲート２１１１４が第１バ
ッファー記憶レジスター２１００へ伸びている選択リー
ドＳＰ１を動作状態にするようにする。

【０１２４】データの各バイトがバッファー記憶装置２
１０からアンロードされるので、入力データの後続する
各バイトは順次バッファー記憶装置２１０の各レジスタ
ーに記憶される。

【０１２５】最後のバッファー記憶レジスターが飽和し
ているときは、次に入力するデータ・バイトは、以前に
記憶されたデータ・バイトが既にノード２のパルス制御
構成要素にアンロードされているものと想定される最初
のレジスターに受信され記憶される。

【０１２６】更に、飽和モニター２１２の計数論理回路
２１２０００が、バッファー記憶装置２１０の記憶飽和
を判定しオーバフローを防止するために使用される。本
発明の実施例では、幾つかのリードＡＶ上に現われてい
る各バイナリー「１」信号により指示されるようにバッ
ファー記憶装置２１０に所定数ｋの入力データ・バイト
が記憶されたとき、バッファー記憶装置２１０がオーバ
フロー状態に近い状態にあるものと想定されている。

【０１２７】従って、計数論理回路２１２０００は図１
の先行のノード３へ伸びている停止リード（ＳＴＯＰ）
１５０２を動作状態にする。動作状態にある停止リード
（ＳＴＯＰ）１５０２は、先行のノード３のプロトコル
・コンバータ２２を制御して、ノード２がバッファー記
憶装置２１０に記憶されている別のデータ・バイトのア
ンロードを完了するまで、このプロトコル・コンバータ
２２がデータ・クロック・リード（ＤＣ）１５０１を禁
止するようにする。

【０１２８】図７の飽和モニター２１２の計数論理回路
２１２０００はまた、エラー・リード（ＥＲＲＯＲ）２
１２１３上にエラー信号を発生し、このエラー信号がデ
ータ・バス１３を通じて非同期クロック・プロトコル・
コンバータ２１にエラー・オーバフロー状態が起きたこ
とをノード・プロセッサ１１へ通知する機能を奏する。

【０１２９】図２のノード２の動作では、バッファー記
憶装置２１０及びバッファー制御装置２１１が、ノード
２のパルス制御構成要素をこのノード２へ入力している
通信網伝送路１５と相互に結合し、この入力データ・フ
ローのデータ転送レートとは独立した内部クロック・パ
ルス・レートでこのノード２への伝送路１５上へ入力さ
れているデータのフローを同期化する。

【０１３０】バッファー記憶装置２１０及びバッファー
制御装置２１１は先行の通信網ノード３から入力してい
るデータ・フローをノード３と２の間のデータ転送レー
トで受信し記憶するために、上記入力データ・フローに
よって制御される。

【０１３１】図３において、ノード２の内部クロック発
振装置２０７は、バッファー記憶装置２１０及びノード
・クロック発生装置２０７と接続されている図７のアン
ロード装置２１１２のデータ転送レートとは独立したパ
ルス・レートで非同期パルスを発生する。

【０１３２】ノード・クロック発生装置２０７で発生さ
れたパルスは、バッファー記憶装置２１０に受信され記
憶されている幾つかのデータ・バイトをこのバッファー
記憶装置２１０から幾つかのパルス制御構成要素にアン
ロードする。

【０１３３】入力データ・メッセージがノード２と相互
に結合しているデータ・システムへアドレスされている
ときは、ノード・クロック発生装置２０７に接続されそ
のクロック・パルスによって制御されるパルス制御構成
要素が、データ・メッセージの記憶されアンロードされ
たデータ・バイトをノード・クロック発生装置２０７で
発生されたクロック・パルスのパルス・レートでノード
・プロセッサ１１へ伝送する。

【０１３４】ノード・クロック発生装置２０７に接続さ
れそのクロック・パルスによって制御される図３の書き
込み記憶装置２０６は、ノード２と相互に結合している
データ・システムで発生された幾つかのデータ・バイト
を、記憶装置２０１へ選択的にパルス状に出力し、この
記憶装置２０１ではそれらデータ・バイトが伝送路１５
のうちノード２から出力している伝送路上にある次の通
信網ノード５へ、そのノード５によって決まるデータ転
送レートでパルス状に出力される。

【０１３５】ノード２からの出力伝送路１５によって次
の通信網ノード５と接続されているノード２のプロトコ
ル・コンバータ２２は、通信網ノード５で発生された過
負荷信号に応答して、バッファー記憶装置２１０或いは
ノード５の他の種類のデータ記憶装置に記憶されている
データ・バイトの数が所定数を超えるときデータ・バイ
トが通信網ノード５へ出力されるのを禁止する。

【０１３６】バッファー制御装置２１１及び先行のノー
ド３と接続されている図７の飽和モニター２１２の計数
論理回路２１２０００は、先行のノード３がデータ・バ
イトが伝送路１５上のノード２のために意図されて出力
されるのを禁止することにより、バッファー記憶装置２
１０に記憶されている所定数の入力データ・バイトに応
答する。

【図面の簡単な説明】

【図１】本発明の原理を具体化した通信網及び通信網ノ
ードを示すブロック・ダイヤグラムである。

【図２】図１の通信網ノードにおける、非同期クロック
・プロトコル・コンバータ装置の具体的構成を示す図で
ある。

【図３】図１の通信網ノードにおける、リング・アクセ
ス制御装置を示すブロック・ダイヤグラムである。

【図４】図１の通信網ノードにおける、プロトコル・コ
ンバータ装置の具体的構成を示す図である。

【図５】次の図６及び図７の配列状態を示す図である。

【図６】図１及び図２の非同期クロック・プロトコル・
コンバータ装置のうち、バッファー記憶装置部分の回路
を示すブロック・ダイヤグラムである。

【図７】図１及び図２の非同期クロック・プロトコル・
コンバータ装置のうち、バッファー制御装置部分の回路
を示すブロック・ダイヤグラムである。

【符号の説明】

１通信網２ノード３ノード４ノード５ノード１０リング状通信網制御回路１１ノード・プロセッサ１２ライン・インタフェース・ユニット１３データ・バス１４データ幹線１５方向性伝送路（伝送路）２０リング・アクセス制御装置２１非同期クロック・プロトコル・コンバータ２２プロトコル・コンバータ２００リング・アクセス制御セレクター（セレクタ
ー）２０１記憶装置２０２リング・アクセス制御スイッチ（スイッチ）２０３読み出し記憶装置２０４リング制御装置２０５トークン制御装置２０６書き込み記憶装置２０７非同期ノード内部クロック発生装置（ノード・
クロック発生装置）２１０バッファー記憶装置２１１バッファー制御装置２１２飽和モニター２２０論理ゲート２２１論理回路２２２論理回路同期装置１５００データ・リード（ＤＡＴＡ）１５０１データ・クロック・リード（ＤＣ）１５０２停止リード（ＳＴＯＰ）１５１０データ・リード（ＤＡＴＡ）１５１１データ・クロック・リード（ＤＣ）１５１２停止リード（ＳＴＯＰ）２０１４リード２１０１リング・アクセス制御スイッチ（スイッチ）２１０２リング・アクセス制御セレクター（セレクタ
ー）２１１２アンロード装置２１２０データ・パス２１０００バッファー記憶レジスター２１０００〜２１００ｎレジスター２０４１３データ・バス２０６１３データ・バス２１０００バッファー記憶レジスター２１００１バッファー記憶レジスター２１１０６アンド・ゲート２１１０７アンド・ゲート２１１０８アンド・ゲート２１１１３論理回路２１１１５論理回路２１１１７論理回路２１１１４アンド・ゲート２１１１９オア・ゲート２１１２０オア・ゲート２１２００レディ・リード（ＲＥＡＤＹ）２１２０１待機リード（ＷＡＩＴ）２１２０２データ・リード（ＤＡＴＡ）２１１１３１データ・リード（ＤＡＴＡ）２１２０００計数論理回路ＡＶ１〜ＡＶｎＡＶリードＩＮＩＴバッファー制御リードＯＥ１〜ＯＥｎＯＥリードＳＰ１〜ＳＰｎ選択リード

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェームスアダムウェトレクトアメリカ合衆国 43147 オハイオ、ピッカーリントン、グランデンストリート 10113、ノースウエスト (56)参考文献特開昭59−214357（ＪＰ，Ａ) 特開昭62−13142（ＪＰ，Ａ) 特開昭58−150346（ＪＰ，Ａ) 特開平２−50649（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】通信網ノード（２）に入力する同期また
は非同期の入力通信網伝送路（１５）と前記通信網ノー
ド（２−５）から出力する同期または非同期の出力通信
網伝送路（１５）とにデータ・システムを結合する、入
力通信網伝送路（１５）と出力通信網伝送路（１５）と
間に配置されたパルス制御構成要素を有するノード
（２）において、（Ａ）ノード内のパルス制御構成要素（２１、２０、２
２）と相互に結合され、前記パルス制御構成要素を介し
てのデータ流を制御するクロック・パルスを発生する手
段（２３）と、（Ｂ）前記クロック・パルス発生手段（２３）に接続さ
れ前記クロック・パルスによって制御される前記ノード
内のパルス制御構成要素（２１、２０、２２）を、ノー
ドへ入力する前記入力通信網伝送路及びこのノードから
出力する前記出力通信網伝送路の幾つかと相互に結合
し、このノード中で、前記入力伝送路からのデータ・フ
ローを、前記入力伝送路（１５）上の前記データ・フロ
ーのクロック・パルス及び出力伝送路（１５）上のデー
タ・フローのクロック・パルスとは独立の前記クロック
・パルスのパルス・レートに同期させる手段と、を有することを特徴とするパルス制御構成要素を有する
ノード。
【請求項２】前記（Ｂ）の相互結合及び同期を行なう
前記手段が、前記入力伝送路上のデータ・フローによって制御され、
先行する通信網ノードから入力される数バイトのデータ
を、第一のデータ転送レートで受信し且つ記憶する手
段、を有することを特徴とする、請求項１記載のノード。
【請求項３】前記（Ａ）の前記クロック・パルス発生
手段（２３）が、前記第一のデータ転送レートとは独立のパルス・レート
のパルスを発生するクロック手段、を有することを特徴とする、請求項２記載のノード。
【請求項４】前記（Ｂ）の相互結合及び同期を行なう
前記手段が、この相互結合及び同期を行なう手段とクロック手段（２
３）とに接続され、このクロック手段（２３）で発生し
たクロック・パルスにより制御されて、この相互結合及び同期を行なう手段から受信し記憶して
いる前記データのうちの数バイトを、前記ノード内パル
ス制御構成要素（２１、２０、２２）のうちの幾つかに
アンロードする手段、を有することを特徴とする、請求項３記載のノード。
【請求項５】前記ノード内パルス制御構成要素（２
１、２０、２２）が、前記クロック手段に接続され、このクロック手段で発生
したクロック・パルスにより制御され、前記ノードと相
互に結合されたデータ・システムにアドレスされてアン
ロードされた前記データのうちの数バイトを、アドレス
された前記データ・システムに接続されているノード・
プロセッサ（１１）へ、前記クロック手段で発生したク
ロック・パルスのパルス・レートで伝送する手段、を有することを特徴とする、請求項４記載のノード。
【請求項６】前記ノード内パルス制御構成要素（２
１、２０、２２）が、前記クロック手段に接続され、このクロック手段で発生
したクロック・パルスによる制御によってアンロードさ
れた前記データのうちの他の数バイトと、前記ノードと
相互に結合されているデータ・システムで発生したデー
タ・バイトとを、前記クロック手段で発生したクロック
・パルスのパルス・レートで記憶し、且つこの記憶され
たデータ・バイトのパルスを出力伝送路上の後続する通
信網ノードへ前記クロック手段で発生したクロック・パ
ルスのパルス・レート及び前記第一のデータ転送レート
とは独立の第二のデータ転送レートで選択的に出力する
手段、を有することを特徴とする請求項５記載のノード。
【請求項７】前記（Ｂ）の相互結合及び同期を行なう
前記手段が、後続通信網ノードに接続され、この後続通信網ノードで
発生した過負荷信号に応答して、この後続通信網ノード
へデータ・バイトのパルスが出力されることを禁止する
手段、を有することを特徴とする請求項６記載のノード。
【請求項８】前記（Ｂ）の相互結合及び同期を行なう
前記手段が、前記アンロード手段及び前記先行ノードと接続され、デ
ータ・バイトを受信し記憶する前記手段に記憶されてい
る所定数の入力バイトに応答して、前記先行ノードが前
記入力伝送路上へデータ・バイトのパルスを出力するこ
とを禁止する手段、を有することを特徴とする請求項７記載のノード。
【請求項９】通信網ノード（２）を接続するネットワ
アーク伝送パスとデータ・システムとを結合する、非同
期通信網と同期通信網の両方に使用できるパルス制御構
成要素を有するノード（２）において、（Ａ）ノードへ入力する入力伝送路上のデータ・フロー
によって制御され、先行のノード（３）から入力される
前記データのバイトを第一の転送レートで受信し記憶す
る手段（２１）と、（Ｂ）前記第一の転送レートとは独立のパルス・レート
を有するクロック・パルスを発生するクロック手段（２
３）と、（Ｃ）受信及び記憶を行なう前記手段（２１）とクロッ
ク手段（２３）とに接続され、このクロック手段で発生
したクロック・パルスにより制御されて、受信及び記憶
を行なう前記手段（２１）からこの手段に受信され記憶
されている前記データのうちの数バイトを、前記ノード
内パルス制御構成要素の幾つかにアンロードする手段
（２１）と、（Ｄ）前記クロック手段に接続され、このクロック手段
で発生したクロック・パルスによる制御によって、前記
ノードと相互に結合されたデータ・システムにアドレス
されてアンロードされた前記データのうちの数バイトを
前記アドレスされたデータ・システムに接続されている
ノード・プロセッサへ、前記クロック手段で発生したク
ロック・パルスのパルス・レートで伝送する手段（２
０）と、（Ｅ）前記クロック手段に接続され、このクロック手段
で発生したクロック・パルスによる制御によって、アン
ロードされた前記データのうちの他の数バイトと、前記
ノードと相互に結合されているデータ・システムによっ
て発生したデータ・バイトとを前記クロック手段で発生
したクロック・パルスのパルス・レートで記憶し、且つ
記憶された前記データ・バイトのパルスを出力伝送路上
の後続する通信網ノードへ前記クロック手段で発生した
クロック・パルスのパルス・レート及び前記第一のデー
タ転送レートとは独立の第二のデータ転送レートで選択
的に出力する手段（２２）と、（Ｆ）前記後続通信網ノードと接続され、この後続通信
網ノードで発生した過負荷信号に応答して、この後続通
信網ノードへデータ・バイトのパルスが出力されること
を禁止する手段（２２）と、（Ｇ）前記アンロード手段及び前記先行ノードと接続さ
れ、データ・バイトを受信し記憶する前記手段に記憶さ
れている所定数の入力バイトに応答して、前記先行ノー
ドが前記入力伝送路上へデータ・バイトのパルスを出力
することを禁止する手段（２２）と、を有することを特徴とするパルス制御構成要素を有する
ノード。
【請求項１０】同期または非同期の通信網伝送路（１
５）内で、データ・システムを結合する、パルス制御構
成要素を有するノード（２）の運用方法において、入力通信網伝送路（１５）と出力通信網伝送路（１５）
とが、前記ネットワークノードを接続し、（Ａ）ノード内のパルス制御構成要素を介してのデータ
の流れを制御するクロック・パルスを発生するステップ
と、（Ｂ）或るノードへ入力している入力通信網伝送路及び
このノードから出力している出力通信網伝送路のうちの
幾つかと接続されている前記ノード内のパルス制御構成
要素を相互に結合し、このノードの前記入力伝送路上の
データ・フローを、これら入力伝送路上及び出力伝送路
上のデータ・フローとは独立の前記クロック・パルスの
パルス・レートに同期させるステップと、を有することを特徴とするパルス制御構成要素を有する
ノードの運用方法
【請求項１１】前記（Ｂ）相互結合及び同期を行な
う前記ステップが、先行の通信網ノードから入力している前記データのバイ
トを前記ノードへの入力伝送路上のデータ・フローによ
って制御された第一の転送レートで受信し記憶するステ
ップ、を有することを特徴とする、請求項１０記載の方法。
【請求項１２】前記（Ａ）クロック・パルスを発生
する前記ステップが、前記第一のデータ転送レートとは独立のパルス・レート
で前記クロック・パルスを発生するステップ、を有することを特徴とする、請求項１１記載の方法。
【請求項１３】前記（Ｂ）相互結合及び同期を行な
う前記ステップが、データ・バイトを受信し記憶する装置から受信し記憶し
た前記データ・バイトのうちの幾つかを、前記クロック
・パルス発生ステップで発生したクロック・パルスのパ
ルス・レートによって決まる第二のデータ転送レート
で、ノード内パルス制御構成要素の幾つかへアンロード
するステップ、を有することを特徴とする、請求項１２記載の方法。
【請求項１４】前記（Ｂ）相互結合及び同期を行なう
ステップが、前記ノードと相互に結合されたデータ・システムにアド
レスされてアンロードされた前記データ・バイトのうち
の幾つかを、アドレスされた前記データ・システムに接
続されているノード・プロセッサへ、前記第二のデータ
転送レートで読み出すステップ、を有することを特徴とする、請求項１３記載の方法。
【請求項１５】前記（Ｂ）相互結合及び同期を行なう
ステップが、アンロードされた前記データのうちの他の数バイトと、
前記ノードと相互に結合しているデータ・システムで発
生したデータ・バイトとを、前記第二のデータ転送レー
トで記憶し、且つこの記憶されたデータ・バイトのパル
スを前記ノードから出力している一つの伝送路上の後続
通信網ノードへ前記第一及び第二のデータ転送レートと
は独立の第三のデータ転送レートで選択的に出力するス
テップ、を有することを特徴とする、請求項１４記載の方法。
【請求項１６】前記（Ｂ）相互結合及び同期を行なう
ステップが、前記後続通信網ノードで発生されこの後続通信網ノード
に接続されている前記出力伝送路を通して前記ノードへ
伝送される過負荷信号に応答して、前記後続通信網ノー
ドへデータ・バイトのパルスが出力されることを禁止す
るステップ、を有することを特徴とする、請求項１５記載の方法。
【請求項１７】前記（Ｂ）相互結合及び同期を行なう
ステップが、所定数の入力バイトがデータ・バイトを受信し記憶する
前記装置に現に記憶されていることが判定されたとき、
先行ノードがデータ・バイトを前記入力伝送路上へ出力
することを禁止するステップ、を有することを特徴とする、請求項１６記載の方法。
【請求項１８】同期または非同期の通信網伝送路（１
５）内で、データ・システムを結合する、パルス制御構
成要素を有するノード（２）の運用方法において、入力通信網伝送路（１５）と出力通信網伝送路（１５）
とが、前記ノードを接続し、（Ａ）受信記憶装置が、通信網内の先行ノードから入力
しているデータのバイトを第一の転送レートで受信し記
憶するステップと、（Ｂ）前記第一のデータ転送レートとは独立のパルス・
レートでクロック・パルスを発生するステップと、（Ｃ）データ・バイトを受信し記憶する装置から受信し
記憶した前記データ・バイトのうちの幾つかを、前記ク
ロック・パルス発生ステップで発生したクロック・パル
スのパルス・レートによって決まる第二のデータ転送レ
ートで前記ノード内パルス制御構成要素の幾つかへアン
ロードするステップと、（Ｄ）前記ノードと相互に結合されたデータ・システム
にアドレスされてアンロードされた前記データ・バイト
のうちの幾つかを、アドレスされた前記データ・システ
ムに接続されているノード・プロセッサへ前記第二のデ
ータ転送レートで伝送するステップと、（Ｅ）アンロードされた前記データのうちの他の数バイ
トと、前記ノードと相互に結合されているデータ・シス
テムで発生したデータ・バイトとを、前記第二のデータ
転送レートで記憶し、且つこの記憶されたデータ・バイ
トのパルスを前記ノードから出力している前記伝送路の
うちの幾つかの伝送路上の後続通信網ノードへ前記第一
及び第二のデータ転送レートとは独立の第三のデータ転
送レートで選択的に出力するステップと、（Ｆ）前記後続通信網ノードで発生した過負荷信号に応
答して、アンロードされた前記データ・バイト及び前記
クロック・パルス発生ステップで発生したデータ・バイ
トのパルスが前記後続通信網ノードへ出力されることを
禁止するステップと、（Ｇ）前記ノードの受信記憶装置に記憶されている所定
数の入力データ・バイトに応答して、前記ノードへ入力
している伝送ライン上へ前記先行ノードがデータ・バイ
トのパルスを出力することを禁止するステップと、を有することを特徴とするパルス制御構成要素を有する
ノードの運用方法。