JPS6213142A - 受信制御方式 - Google Patents
受信制御方式Info
- Publication number
- JPS6213142A JPS6213142A JP60152872A JP15287285A JPS6213142A JP S6213142 A JPS6213142 A JP S6213142A JP 60152872 A JP60152872 A JP 60152872A JP 15287285 A JP15287285 A JP 15287285A JP S6213142 A JPS6213142 A JP S6213142A
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- JP
- Japan
- Prior art keywords
- reception
- transmission
- data
- clock signal
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
リング状通信システム等のビット直列信号の受信装置に
おける受信制御方式である。データ伝送信号から各ビッ
ト信号を識別する受信動作は、データ伝送信号から抽出
する伝送クロック信号によって制御するが、そのように
して受信バッファにデータを保持した後、伝送クロック
とは独立の装置クロックで制御する制御バッファに移し
て、装置クロックの制御下で、受信データのエラーチェ
ック、アドレス判定等の受信処理を行う。この構成によ
り、受信データの処理が伝送クロックの乱れによって影
響されることを防止できる。
おける受信制御方式である。データ伝送信号から各ビッ
ト信号を識別する受信動作は、データ伝送信号から抽出
する伝送クロック信号によって制御するが、そのように
して受信バッファにデータを保持した後、伝送クロック
とは独立の装置クロックで制御する制御バッファに移し
て、装置クロックの制御下で、受信データのエラーチェ
ック、アドレス判定等の受信処理を行う。この構成によ
り、受信データの処理が伝送クロックの乱れによって影
響されることを防止できる。
本発明は、リング状通信システム等のデータ通信システ
ムにおける、ビット直列信号受信装置の受信制御方式に
関する。
ムにおける、ビット直列信号受信装置の受信制御方式に
関する。
ビット直列に伝送される信号を受信する場合には、公知
のように、該伝送信号から所定の方法で2値を検出し、
該2(l¥倍信号切り替わり周期を抽出することによっ
て、伝送信号のピッ1−速度に同期した、いわゆる伝送
クロック信号を発生し、該伝送クロック信号による制御
によって、受信動作を実行する方式がしばしば用いられ
る。
のように、該伝送信号から所定の方法で2値を検出し、
該2(l¥倍信号切り替わり周期を抽出することによっ
て、伝送信号のピッ1−速度に同期した、いわゆる伝送
クロック信号を発生し、該伝送クロック信号による制御
によって、受信動作を実行する方式がしばしば用いられ
る。
受信されたデータについては、伝送エラーチェック、宛
先アドレスの判定その他の処理が行われるが、そのよう
な処理も、一般にデータ伝送速度に遅れないように進め
る必要があるので、前記伝送クロック信号で制御する場
合が多い。
先アドレスの判定その他の処理が行われるが、そのよう
な処理も、一般にデータ伝送速度に遅れないように進め
る必要があるので、前記伝送クロック信号で制御する場
合が多い。
〔従来の技術と発明が解決しようとする問題点〕第2図
は、ビット直列データ伝送信号の受信装置の一構成例を
示すブロック図である。
は、ビット直列データ伝送信号の受信装置の一構成例を
示すブロック図である。
伝送路1を伝送されたデータ伝送信号は、受信回路2に
おいて、前記のような公知の一方式により、装置内の制
御に対応する2植体号に変換され、該2植体号から伝送
クロックが抽出され、該伝送クロックの制御によって、
各受信ビットが判定されて、受信信号線3に出力される
。
おいて、前記のような公知の一方式により、装置内の制
御に対応する2植体号に変換され、該2植体号から伝送
クロックが抽出され、該伝送クロックの制御によって、
各受信ビットが判定されて、受信信号線3に出力される
。
抽出された伝送クロック信号も、伝送クロック線4に出
力され、受信シフトレジスタ5を制御して、受信信号線
3に出力される受信ビットを、受信シフトレジスタ5に
入力して保持する。
力され、受信シフトレジスタ5を制御して、受信信号線
3に出力される受信ビットを、受信シフトレジスタ5に
入力して保持する。
受信シフトレジスフ5は、例えば12ビツトの構成であ
り、例えば制御ビットを含めて9ビツト構成のデータバ
イトが、受信シフトレジスタ5に受信されるごとに、こ
れを受信バッファ6へ転送する。
り、例えば制御ビットを含めて9ビツト構成のデータバ
イトが、受信シフトレジスタ5に受信されるごとに、こ
れを受信バッファ6へ転送する。
この制御は、バッファ制御回路7が、伝送クロック線4
の伝送クロック信号を受けて、ビット速度の179に分
周したクロックにより、受信動作に同期して実行する。
の伝送クロック信号を受けて、ビット速度の179に分
周したクロックにより、受信動作に同期して実行する。
伝送クロック信号は、受信処理部8にも供給されるので
、受信処理部8は受信ハソファ6のデータについて、所
定のフレーム形式に従って、伝送エラーチェック、アド
レス判定その他の受信処理を実行し、又要すれば、下流
の装置へデータを再生中継する等の処理を、受信データ
の伝送クロックに同期して行う。
、受信処理部8は受信ハソファ6のデータについて、所
定のフレーム形式に従って、伝送エラーチェック、アド
レス判定その他の受信処理を実行し、又要すれば、下流
の装置へデータを再生中継する等の処理を、受信データ
の伝送クロックに同期して行う。
このような従来の構成によれば、受信処理部8の処理を
データ受信に同期させることが容易であるが、伝送速度
の変動、伝送信号の誤り等によって、伝送データ信号か
ら抽出される伝送クロック信号が乱れた場合には、既に
受信されたデータの処理に影響を与える可能性がある。
データ受信に同期させることが容易であるが、伝送速度
の変動、伝送信号の誤り等によって、伝送データ信号か
ら抽出される伝送クロック信号が乱れた場合には、既に
受信されたデータの処理に影響を与える可能性がある。
第1図は、本発明の構成を示すブロック図である。
図は受信装置の構成を示し、10.11は2組の受信バ
ッファ、12は制御バッファであり、13は制御ハソフ
ァ12の受信データを処理する受信処理部、14はクロ
ック発生回路、15はバッファ制御回路である。
ッファ、12は制御バッファであり、13は制御ハソフ
ァ12の受信データを処理する受信処理部、14はクロ
ック発生回路、15はバッファ制御回路である。
従来と同様にして、受信シフトレジスタ5に受信された
データは、受信バッファ10と受信バッファ11へ交互
に転送される。
データは、受信バッファ10と受信バッファ11へ交互
に転送される。
受信バッファ10及び11までは、従来のように伝送デ
ータ信号から抽出された伝送クロック信号によって制御
される。
ータ信号から抽出された伝送クロック信号によって制御
される。
受信装置は、伝送クロック信号とは独立の装置クロック
信号を発生するクロック発生回路14を持ち、該装置ク
ロック信号の制御によって、受信処理部13は制御バッ
ファ12に受信バッファ10.11から交互に受信デー
タを転送し、受信処理を実行する。
信号を発生するクロック発生回路14を持ち、該装置ク
ロック信号の制御によって、受信処理部13は制御バッ
ファ12に受信バッファ10.11から交互に受信デー
タを転送し、受信処理を実行する。
装置クロック信号の周期は、受信データバイトの受信周
期に近い周期であるが、一致する必要は無く、両者の相
違は、2個の受信バッファ10.11を設けることによ
り吸収される。
期に近い周期であるが、一致する必要は無く、両者の相
違は、2個の受信バッファ10.11を設けることによ
り吸収される。
以上の構成により、伝送クロック信号の乱れが、既に受
信したデータの受信処理に影響することを、避けること
ができる。
信したデータの受信処理に影響することを、避けること
ができる。
第1図において、伝送路1のデータ伝送信号は、従来の
ように受信回路2で受信され、受信シフトレジスタ5に
逐次入力される。
ように受信回路2で受信され、受信シフトレジスタ5に
逐次入力される。
従来と同様に受信信号から抽出されて、伝送クロック線
4に出力される伝送クロック信号がバッファ制御回路1
5に供給される。
4に出力される伝送クロック信号がバッファ制御回路1
5に供給される。
バッファ制御回路15ば、分周した伝送クロック信号に
よって、受信ハソファ10.11を制御し、受信シフト
レジスタ5に受信されたデータを、■バイトづつ受信バ
ッファ10と受信ハソファ11へ交互に転送する。
よって、受信ハソファ10.11を制御し、受信シフト
レジスタ5に受信されたデータを、■バイトづつ受信バ
ッファ10と受信ハソファ11へ交互に転送する。
受信装置は、伝送クロック信号とは独立の装置クロック
信号を発生ずるクロック発生回路14を持ち、該装置ク
ロック信号の制御によって、受信処理部13は制御ハソ
ファ12に受信バッファ10.11から交互に受信デー
タを転送する。
信号を発生ずるクロック発生回路14を持ち、該装置ク
ロック信号の制御によって、受信処理部13は制御ハソ
ファ12に受信バッファ10.11から交互に受信デー
タを転送する。
受信処理部13は、制御バッファ12にある受信データ
バイトについて、従来と同様の受信処理を実行する。
バイトについて、従来と同様の受信処理を実行する。
装置クロック信号の周期は、受信データバイトの受信周
期に近い周期であるが、一致する必要は無く、通常は変
動を考慮して若干速い周期に設定する。受信速度と受信
処理の速度の相違は、2個の受信ハソファ10.11を
設けることにより吸収される。
期に近い周期であるが、一致する必要は無く、通常は変
動を考慮して若干速い周期に設定する。受信速度と受信
処理の速度の相違は、2個の受信ハソファ10.11を
設けることにより吸収される。
以」二の構成により、伝送クロック信号は受信バッファ
10.11までの受信動作のみを制御し、それ以後の受
信処理は受信装置で独立に発生ずる装置クロック信号に
よって制御するので、伝送クロック信号の乱れが、既に
受信したデータの受信処理に影響することを、避けるこ
とができる。
10.11までの受信動作のみを制御し、それ以後の受
信処理は受信装置で独立に発生ずる装置クロック信号に
よって制御するので、伝送クロック信号の乱れが、既に
受信したデータの受信処理に影響することを、避けるこ
とができる。
以上の説明から明らかなように、本発明によれば、ビッ
ト直列伝送データ信号の受信において、伝送信号から抽
出する伝送クロックの乱れが、その後の処理に影響する
ことを避けることができるので、通信システムの信頬性
を改善するという著しい工業的効果がある。
ト直列伝送データ信号の受信において、伝送信号から抽
出する伝送クロックの乱れが、その後の処理に影響する
ことを避けることができるので、通信システムの信頬性
を改善するという著しい工業的効果がある。
第1図は本発明の実施例構成ブロック図、第2図は従来
の一構成例ブロック図である。 図において、 ■は伝送路 2は受信回路、4は伝送クロッ
ク線、 5は受信シフトレジスタ、6.10.11は
受信バッファ、 7.15はバッファ制御回路、 8.13は受信処理部、 14はクロック発生回路イ疋
氷扮−耶シ久炉JプUツ ン図
の一構成例ブロック図である。 図において、 ■は伝送路 2は受信回路、4は伝送クロッ
ク線、 5は受信シフトレジスタ、6.10.11は
受信バッファ、 7.15はバッファ制御回路、 8.13は受信処理部、 14はクロック発生回路イ疋
氷扮−耶シ久炉JプUツ ン図
Claims (1)
- 【特許請求の範囲】 ビット直列に伝送されるデータ伝送信号を受信する受信
装置において、 該データ伝送信号から抽出する伝送クロック信号に同期
して制御され、該データ伝送信号のデータを受信して受
信バッファに保持する手段(10、11、15)、 及び、該伝送クロック信号と独立に発生する装置クロッ
ク信号(14)によって制御され、該受信バッファ(1
0、11)のデータを制御バッファ(12)に転送し、
該制御バッファ(12)上のデータについて受信処理を
行う手段(13)を有することを特徴とする受信制御方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60152872A JPS6213142A (ja) | 1985-07-11 | 1985-07-11 | 受信制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60152872A JPS6213142A (ja) | 1985-07-11 | 1985-07-11 | 受信制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6213142A true JPS6213142A (ja) | 1987-01-21 |
Family
ID=15549961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60152872A Pending JPS6213142A (ja) | 1985-07-11 | 1985-07-11 | 受信制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6213142A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04233355A (ja) * | 1990-06-14 | 1992-08-21 | American Teleph & Telegr Co <Att> | 通信網ノード |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59194552A (ja) * | 1983-04-20 | 1984-11-05 | Fujitsu Ltd | バツフア回路 |
-
1985
- 1985-07-11 JP JP60152872A patent/JPS6213142A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59194552A (ja) * | 1983-04-20 | 1984-11-05 | Fujitsu Ltd | バツフア回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04233355A (ja) * | 1990-06-14 | 1992-08-21 | American Teleph & Telegr Co <Att> | 通信網ノード |
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