JPH0239651A - 伝送速度変換回路 - Google Patents
伝送速度変換回路Info
- Publication number
- JPH0239651A JPH0239651A JP63188307A JP18830788A JPH0239651A JP H0239651 A JPH0239651 A JP H0239651A JP 63188307 A JP63188307 A JP 63188307A JP 18830788 A JP18830788 A JP 18830788A JP H0239651 A JPH0239651 A JP H0239651A
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- Japan
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- transmission
- frame
- transmitting
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims description 58
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000013075 data extraction Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送システムにおいて送信側から第１の
伝送速度で伝送されるデータを受信側に第２の伝送速度
で伝送されるように変換して伝送し、または受信側から
第２の伝送速度で伝送されるデータを送信側に第１の伝
送速度で伝送されるように逆変換して伝送する伝送速度
変換回路に関する。
伝送速度で伝送されるデータを受信側に第２の伝送速度
で伝送されるように変換して伝送し、または受信側から
第２の伝送速度で伝送されるデータを送信側に第１の伝
送速度で伝送されるように逆変換して伝送する伝送速度
変換回路に関する。
従来、この種の伝送速度変換回路では、人力されるデー
タのフレーム同期をコンピュータの中央処理装置（以下
、ＣＰＵと記す）で制御しているために多くの処理時間
を必要としていた。従って、このフレーム同期、送信制
御および受信制御の全ての処理を１つのＣＰＵで実行す
ることは困難であり、従来は送信制御用のＣＰＵと受信
制御およびフレーム同期用のＣＰＵの２つのＣＰＵを用
いていた。
タのフレーム同期をコンピュータの中央処理装置（以下
、ＣＰＵと記す）で制御しているために多くの処理時間
を必要としていた。従って、このフレーム同期、送信制
御および受信制御の全ての処理を１つのＣＰＵで実行す
ることは困難であり、従来は送信制御用のＣＰＵと受信
制御およびフレーム同期用のＣＰＵの２つのＣＰＵを用
いていた。
上述したように従来の伝送速度変換回路では、送信制御
、受信制御にそれぞれ制御手段としてのＣＰＵを１つず
つ使用しているために、２つのＣＰＵおよびこれら２つ
のＣＰＵの周辺回路が必要となり、回路が大規模になる
という問題があった。
、受信制御にそれぞれ制御手段としてのＣＰＵを１つず
つ使用しているために、２つのＣＰＵおよびこれら２つ
のＣＰＵの周辺回路が必要となり、回路が大規模になる
という問題があった。
本発明はこのような事情に鑑みなされたものであり、１
つの制御手段（ＣＰＵ）によりデータ伝送速度の変換に
関与する各種の制御を行うことができる伝送速度変換回
路を提供することを目的とするものである。
つの制御手段（ＣＰＵ）によりデータ伝送速度の変換に
関与する各種の制御を行うことができる伝送速度変換回
路を提供することを目的とするものである。
本発明は上記の目的を達成するために、送信側から受信
側へ送出されるデータの送信制御を行う第１の制御手段
と、受信側から送信側へ送出されるデータの受信制御な
らびに送信側から受信側または受信側から送信側に送出
される等間隔超越配置型フレームを構成するデータ系列
に対してフレーム同期を行う第２の制御手段とを有し、
送信側から第１の伝送速度で伝送されるデータを受信側
に第２の伝送速度で伝送されるように変換して伝送し、
または受信側から第２の伝送速度で伝送されるデータを
送信側に第１の伝送速度で伝送されるように逆変換して
伝送する伝送速度変換回路において、等間隔超越配置型
フレームを構成するデータ系列に対してフレーム同期を
行うフレーム同期回路を設けると共に、第１、第２の制
御手段で行うデータの送信制御および受信制御を１つの
制御手段により行うように構成したことを特徴とするも
のである。
側へ送出されるデータの送信制御を行う第１の制御手段
と、受信側から送信側へ送出されるデータの受信制御な
らびに送信側から受信側または受信側から送信側に送出
される等間隔超越配置型フレームを構成するデータ系列
に対してフレーム同期を行う第２の制御手段とを有し、
送信側から第１の伝送速度で伝送されるデータを受信側
に第２の伝送速度で伝送されるように変換して伝送し、
または受信側から第２の伝送速度で伝送されるデータを
送信側に第１の伝送速度で伝送されるように逆変換して
伝送する伝送速度変換回路において、等間隔超越配置型
フレームを構成するデータ系列に対してフレーム同期を
行うフレーム同期回路を設けると共に、第１、第２の制
御手段で行うデータの送信制御および受信制御を１つの
制御手段により行うように構成したことを特徴とするも
のである。
本発明によれば、フレーム同期を制御手段で行う必要が
ないので、制御手段としてのＣＰ Ｕを１つにすること
ができ、この１つのＣＰ Ｕでデータの送信制御および
受信制御を行うことが可能となる。
ないので、制御手段としてのＣＰ Ｕを１つにすること
ができ、この１つのＣＰ Ｕでデータの送信制御および
受信制御を行うことが可能となる。
以下、本発明の実施例を図面を参照して説明する。
第１図には本発明に係わる伝送速度変換回路の一実施例
の構成が示されている。同図において、伝送速度変換回
路は変換機側１より２５６Ｋｂ ｉｔ ／ Ｓ ｅ Ｃ
の伝送速度で人力されるデータを記憶するバッファメモ
リ１０と、バッファメモリ１０から読み出したデータか
らフレーム信号を検出し、フレーム同期ヲとる２５６に
フレーム同期部１２と、バッファメモリ１０から読み出
したデータから音声データを抽出する２５６にデータ抽
出部１４と、２５６にフレーム同期部１２から出力され
る１ ９． ２Ｋｂ ｉ ｔ／ｓ ｅ ｃの伝送速度の
データ伝送に用いるフレームシステムを１９．２に送出
部１８に供給する１９．２に転送部１６と、２５６にデ
ータ抽出部１４から得られた音声データを１９、 ２Ｋ
ｂ ｉ ｔ／ｓ ｅ ｃの伝送速度で通話路側２に送出
する１９．２に送出部１８と、ＣＰＵおよびその周辺回
路で構成される送受信制御部２０と、通話路側２から１
９．２Ｋｂｉｔ／ｓｅｃの伝送速度で入力されるデータ
を記憶するバッファメモリ３０と、バッファメモリ３０
から読み出したデータからフレーム信号を検出し、フレ
ーム同期を行う１９．２にフレーム同期部３２と、バッ
ファメモリ３０から読み出したデータから音声信号を抽
出する１９．２にデータ抽出部３４と、２５５Ｋｂｉｔ
／ｓｅｃの伝送速度でデータを伝送するためのフレーム
信号を２５６に送出部に供給する２５６に転送部３６と
、１９．２にデータ抽出部３４から得られた音声データ
を２５６Ｋｂ ｉｔ ／ ｓ ｅ ｃの伝送速度で交換
機１側に送出する２５６に送出部３８とから構成されて
いる。
の構成が示されている。同図において、伝送速度変換回
路は変換機側１より２５６Ｋｂ ｉｔ ／ Ｓ ｅ Ｃ
の伝送速度で人力されるデータを記憶するバッファメモ
リ１０と、バッファメモリ１０から読み出したデータか
らフレーム信号を検出し、フレーム同期ヲとる２５６に
フレーム同期部１２と、バッファメモリ１０から読み出
したデータから音声データを抽出する２５６にデータ抽
出部１４と、２５６にフレーム同期部１２から出力され
る１ ９． ２Ｋｂ ｉ ｔ／ｓ ｅ ｃの伝送速度の
データ伝送に用いるフレームシステムを１９．２に送出
部１８に供給する１９．２に転送部１６と、２５６にデ
ータ抽出部１４から得られた音声データを１９、 ２Ｋ
ｂ ｉ ｔ／ｓ ｅ ｃの伝送速度で通話路側２に送出
する１９．２に送出部１８と、ＣＰＵおよびその周辺回
路で構成される送受信制御部２０と、通話路側２から１
９．２Ｋｂｉｔ／ｓｅｃの伝送速度で入力されるデータ
を記憶するバッファメモリ３０と、バッファメモリ３０
から読み出したデータからフレーム信号を検出し、フレ
ーム同期を行う１９．２にフレーム同期部３２と、バッ
ファメモリ３０から読み出したデータから音声信号を抽
出する１９．２にデータ抽出部３４と、２５５Ｋｂｉｔ
／ｓｅｃの伝送速度でデータを伝送するためのフレーム
信号を２５６に送出部に供給する２５６に転送部３６と
、１９．２にデータ抽出部３４から得られた音声データ
を２５６Ｋｂ ｉｔ ／ ｓ ｅ ｃの伝送速度で交換
機１側に送出する２５６に送出部３８とから構成されて
いる。
上記構成において、送信側である交換機側１より２５６
Ｋｂｉｔ／ｓｅｃの伝送速度で伝送されるデータはバッ
ファメモＩＪ ｌ Ｏに人力され、記憶される。このバ
ッファメモリ１０では外部より入力されるクロック信号
でデータが書き込まれ、内部で発生するクロック信号で
データの読み出しが行われる。
Ｋｂｉｔ／ｓｅｃの伝送速度で伝送されるデータはバッ
ファメモＩＪ ｌ Ｏに人力され、記憶される。このバ
ッファメモリ１０では外部より入力されるクロック信号
でデータが書き込まれ、内部で発生するクロック信号で
データの読み出しが行われる。
さて、バッファメモリ１０から読み出されたデータは２
５６にデータ抽出部１４および２５６にフレーム同期部
１２に人力される。２５６にデータ抽出部１４では２５
６にフレーム同期部から出力されるタイミング信号に基
づいて入力されたデータから音声信号および接続制御信
号が分離され、音声データは１９．２に送出部１８に、
接続制御信号は送受信制御部２０にそれぞれ出力される
。
５６にデータ抽出部１４および２５６にフレーム同期部
１２に人力される。２５６にデータ抽出部１４では２５
６にフレーム同期部から出力されるタイミング信号に基
づいて入力されたデータから音声信号および接続制御信
号が分離され、音声データは１９．２に送出部１８に、
接続制御信号は送受信制御部２０にそれぞれ出力される
。
また、２５６にフレーム同期部１２では入力されたデー
タからフレーム信号を検出し、この信号を２５６にデー
タ抽出部１４に出力してフレーム同期をとると共に、こ
のフレーム信号を送受信制御部２０にも出力する。更に
、２５６にフレーム同期部１２では通話路側に１９．２
Ｋｂｉｔ／ｓｅｃの伝送速度でデータ伝送を行うための
フレーム信号を生成し、このフレーム信号は１９．２に
転送部１６を介して１９．２に送出部１８に送出される
。
タからフレーム信号を検出し、この信号を２５６にデー
タ抽出部１４に出力してフレーム同期をとると共に、こ
のフレーム信号を送受信制御部２０にも出力する。更に
、２５６にフレーム同期部１２では通話路側に１９．２
Ｋｂｉｔ／ｓｅｃの伝送速度でデータ伝送を行うための
フレーム信号を生成し、このフレーム信号は１９．２に
転送部１６を介して１９．２に送出部１８に送出される
。
１９．２に送出部１８では２５６にデータ抽出部１４か
ら入力された音声データと、送受信制御部２０から送出
された接続制御信号とを１９．２に転送部１６から出力
されるフレーム信号に基づいて多重し、この多重化され
たデータは通話路側２に送出される。
ら入力された音声データと、送受信制御部２０から送出
された接続制御信号とを１９．２に転送部１６から出力
されるフレーム信号に基づいて多重し、この多重化され
たデータは通話路側２に送出される。
一方、通話路側２から１９． ２Ｋｂ ｉ ｔ／ｓ ｅ
Ｃの伝送速度で人力されるデータはバッファメモリ３０
で一時的に蓄積、記憶され、このバッファメモリ３０か
ら読み出されたデータは１９．２にフレーム同期部３２
および１９．２にデータ抽出部３４に人力される。
Ｃの伝送速度で人力されるデータはバッファメモリ３０
で一時的に蓄積、記憶され、このバッファメモリ３０か
ら読み出されたデータは１９．２にフレーム同期部３２
および１９．２にデータ抽出部３４に人力される。
１９．２にデータ抽出部３４では入力されたデータから
音声データが取り出され、この音声データは２５６に送
出部に出力される。また、１９．２にフレーム同期部３
２はフレーム同期をとると共に、２５６Ｋｂｉｔ／ｓｅ
ｃの伝送速度でデータを伝送するためのフレーム信号を
生成し、２５６に転送部３６を介して２５６に送出部３
８に出力する。
音声データが取り出され、この音声データは２５６に送
出部に出力される。また、１９．２にフレーム同期部３
２はフレーム同期をとると共に、２５６Ｋｂｉｔ／ｓｅ
ｃの伝送速度でデータを伝送するためのフレーム信号を
生成し、２５６に転送部３６を介して２５６に送出部３
８に出力する。
２５６に送出部では１９．２にデータ抽出Ｂ３４から人
力された音声データと、送受信制御部２０から送出され
た接続制御信号とを２５６に転送部３６から出力される
フレーム信号に基づいて多重化し、この多重化されたデ
ータは交換機側１に送出される。
力された音声データと、送受信制御部２０から送出され
た接続制御信号とを２５６に転送部３６から出力される
フレーム信号に基づいて多重化し、この多重化されたデ
ータは交換機側１に送出される。
以上説明したように本発明によれば、フレーム同期を行
う回路を別設するように構成したので、１つの制御手段
（ＣＰＵ）で送受信制御を行うことが可能となる。
う回路を別設するように構成したので、１つの制御手段
（ＣＰＵ）で送受信制御を行うことが可能となる。
第１図は本発明に係わる伝送速度変換回路の一実施例の
構成を示すブロック図である。 １０．３０・・・・・・バッファメモリ、１２・・・・
・・２５６にフレーム同期部、１４・・・・・・２５６
にデータ抽出部、１６・・・・・・１９．２に転送部、 １８・・・・・・１９．２に送出部、 ２０・・・・・・送受信制御部、 ３２・・・・・・１９．２にフレーム同期部、３４・・
・・・・１９．２にデータ抽出部、３６・・・・・・２
５６に転送部、 ３８・・・・・・２５６に送出部。
構成を示すブロック図である。 １０．３０・・・・・・バッファメモリ、１２・・・・
・・２５６にフレーム同期部、１４・・・・・・２５６
にデータ抽出部、１６・・・・・・１９．２に転送部、 １８・・・・・・１９．２に送出部、 ２０・・・・・・送受信制御部、 ３２・・・・・・１９．２にフレーム同期部、３４・・
・・・・１９．２にデータ抽出部、３６・・・・・・２
５６に転送部、 ３８・・・・・・２５６に送出部。
Claims (1)
- 【特許請求の範囲】 送信側から受信側へ送出されるデータの送信制御を行う
第１の制御手段と、受信側から送信側へ送出されるデー
タの受信制御ならびに送信側から受信側または受信側か
ら送信側に送出される等間隔超越配置フレームを構成す
るデータ系列に対してフレーム同期を行う第２の制御手
段とを有し、送信側から第１の伝送速度で伝送されるデ
ータを受信側に第２の伝送速度で伝送されるように変換
して伝送し、または受信側から第２の伝送速度で伝送さ
れるデータを送信側に第１の伝送速度で伝送されるよう
に逆変換して伝送する伝送速度変換回路において、 前記等間隔超越配置型フレームを構成するデータ系列に
対してフレーム同期を行うフレーム同期回路を設けると
共に、 前記第１、第２の制御手段で行うデータの送信制御およ
び受信制御を、１つの制御手段により行うように構成し
たことを特徴とする伝送速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188307A JPH0239651A (ja) | 1988-07-29 | 1988-07-29 | 伝送速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188307A JPH0239651A (ja) | 1988-07-29 | 1988-07-29 | 伝送速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239651A true JPH0239651A (ja) | 1990-02-08 |
Family
ID=16221320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188307A Pending JPH0239651A (ja) | 1988-07-29 | 1988-07-29 | 伝送速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239651A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362656A (en) * | 1992-12-02 | 1994-11-08 | Intel Corporation | Method of making an electronic assembly having a flexible circuit wrapped around a substrate |
| US5532519A (en) * | 1994-09-14 | 1996-07-02 | International Business Machines Corporation | Cube wireability enhancement with chip-to-chip alignment and thickness control |
| US5648683A (en) * | 1993-08-13 | 1997-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device in which a first resin-encapsulated package is mounted on a second resin-encapsulated package |
-
1988
- 1988-07-29 JP JP63188307A patent/JPH0239651A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362656A (en) * | 1992-12-02 | 1994-11-08 | Intel Corporation | Method of making an electronic assembly having a flexible circuit wrapped around a substrate |
| US5648683A (en) * | 1993-08-13 | 1997-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device in which a first resin-encapsulated package is mounted on a second resin-encapsulated package |
| US5532519A (en) * | 1994-09-14 | 1996-07-02 | International Business Machines Corporation | Cube wireability enhancement with chip-to-chip alignment and thickness control |
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