JPH02226419A - データ配列変換制御方式 - Google Patents
データ配列変換制御方式Info
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- JPH02226419A JPH02226419A JP1047097A JP4709789A JPH02226419A JP H02226419 A JPH02226419 A JP H02226419A JP 1047097 A JP1047097 A JP 1047097A JP 4709789 A JP4709789 A JP 4709789A JP H02226419 A JPH02226419 A JP H02226419A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 19
- 238000003491 array Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、日本語データ処理装置やワードプロセッサ
等の異種プロセッサ間におけるデータ配列変換を行うた
めのデータ配列変換制御方式に関する。
等の異種プロセッサ間におけるデータ配列変換を行うた
めのデータ配列変換制御方式に関する。
〈従来の技術〉
第３図は、従来のデータ配列変換制御方式を適用したデ
ータ処理回路の１例を示すブロック図である。この第３
図において、第２処理回路３２のＮｏ、３プロセツサ３
９は第１処理回路３１のＮＯ８■プロセッサ３７とは同
一配列のデータを処理する一方、Ｎｏ、２プロセツサ３
８とは互いに異なる配列のデータを処理するようになっ
ている。上記第１処理回路３１のＮｏ、１プロセツサ３
７およびＮｏ、２プロセツサ３８からのデータは第１デ
ータバス３５、データ配列変換回路３３および第２デー
タバス３６を経由して第２処理回路３２のＮｏ。
ータ処理回路の１例を示すブロック図である。この第３
図において、第２処理回路３２のＮｏ、３プロセツサ３
９は第１処理回路３１のＮＯ８■プロセッサ３７とは同
一配列のデータを処理する一方、Ｎｏ、２プロセツサ３
８とは互いに異なる配列のデータを処理するようになっ
ている。上記第１処理回路３１のＮｏ、１プロセツサ３
７およびＮｏ、２プロセツサ３８からのデータは第１デ
ータバス３５、データ配列変換回路３３および第２デー
タバス３６を経由して第２処理回路３２のＮｏ。
３プロセツサ３９に転送される。上記データ配列変換回
路３３はノーマルモードとツイストモードの二つのモー
ドを有しており、ノーマルモードの場合は第４図（ａ）
に示すように人力データをその配列のまま出力し、ツイ
ストモードの場合は第４図（ｂ）に示すように入力デー
タをその配列を変換して出力する。この二つのモードの
切り換えは、切換設定回路３４がＮｏ、１プロセツサ３
７からの切り換え命令をうけて出力したモード切換信号
により行われる。
路３３はノーマルモードとツイストモードの二つのモー
ドを有しており、ノーマルモードの場合は第４図（ａ）
に示すように人力データをその配列のまま出力し、ツイ
ストモードの場合は第４図（ｂ）に示すように入力デー
タをその配列を変換して出力する。この二つのモードの
切り換えは、切換設定回路３４がＮｏ、１プロセツサ３
７からの切り換え命令をうけて出力したモード切換信号
により行われる。
第５図は、上記第１処理回路３１と第２処理回路３２と
のデータの受は渡しに共有メモリ４１を使用した場合の
ブロック図である。この第５図において、第１処理回路
３１と第２処理回路３２とは同一データ配列の文字コー
ドデータを処理する一方、互いに異なるデータ配列のイ
メージデータを処理するようになっている。そして、第
１処理回路３１のＮｏ、ｌプロセッサ３７からは文字コ
ードデータが、Ｎｏ、２プロセツサ３８からはイメージ
データがそれぞれ、第１データバス３５、データ配列変
換回路３３、共有メモリ４１、パスバッファ４２および
第２データバス３６を経由して第２処理回路３２のＮ０
１３プロセツサ３９に転送される。上記共有メモリ４１
は第１処理回路３１および第２処理回路３２の双方から
アドレス選択回路４０を介してアクセス可能であり、こ
のアクセスタイミングは図示しない制御回路により制御
されるようになっている。
のデータの受は渡しに共有メモリ４１を使用した場合の
ブロック図である。この第５図において、第１処理回路
３１と第２処理回路３２とは同一データ配列の文字コー
ドデータを処理する一方、互いに異なるデータ配列のイ
メージデータを処理するようになっている。そして、第
１処理回路３１のＮｏ、ｌプロセッサ３７からは文字コ
ードデータが、Ｎｏ、２プロセツサ３８からはイメージ
データがそれぞれ、第１データバス３５、データ配列変
換回路３３、共有メモリ４１、パスバッファ４２および
第２データバス３６を経由して第２処理回路３２のＮ０
１３プロセツサ３９に転送される。上記共有メモリ４１
は第１処理回路３１および第２処理回路３２の双方から
アドレス選択回路４０を介してアクセス可能であり、こ
のアクセスタイミングは図示しない制御回路により制御
されるようになっている。
いま、上記Ｎｏ、１プロセツサ３７から文字コードデー
タが、Ｎｏ、２プロセツサ３８からイメージデータがそ
れぞれＮｏ、３プロセツサ３９に同時に受は渡される場
合を例にとって考えると、その場合のデータ配列変換動
作は第６図に示すようになる。
タが、Ｎｏ、２プロセツサ３８からイメージデータがそ
れぞれＮｏ、３プロセツサ３９に同時に受は渡される場
合を例にとって考えると、その場合のデータ配列変換動
作は第６図に示すようになる。
すなわち、まずＮｏ、１プロセツサ３７が切換設定回路
３４を介してデータ配列変換回路３３のモードをノーマ
ルモードに設定する。そして、Ｎｏ。
３４を介してデータ配列変換回路３３のモードをノーマ
ルモードに設定する。そして、Ｎｏ。
１プロセツサ３７が文字コードデータを１ワード出力す
る。このデータはその配列のままデータ配列変換回路３
３を経由して共有メモリ４１に転送される。次にＮｏ、
１プロセツサ３７がデータ配列変換回路３３のモードを
ツイストモードに設定する。そして、Ｎｏ、２プロセツ
サ３８がイメージデータを１ワード出力する。このデー
タはデータ配列変換回路３３により配列変換され共有メ
モリ４１に転送される。以下、この動作を転送データが
終了するまで繰り返し行う。
る。このデータはその配列のままデータ配列変換回路３
３を経由して共有メモリ４１に転送される。次にＮｏ、
１プロセツサ３７がデータ配列変換回路３３のモードを
ツイストモードに設定する。そして、Ｎｏ、２プロセツ
サ３８がイメージデータを１ワード出力する。このデー
タはデータ配列変換回路３３により配列変換され共有メ
モリ４１に転送される。以下、この動作を転送データが
終了するまで繰り返し行う。
このように、文字コードデータはそのままの配列で、イ
メージデータは配列が変換されてそれぞれ共有メモリ４
１に格納されるので、Ｎｏ、３プロセツサ３９はそのデ
ータを配列変換を行うことなくそのまま処理することが
できる。
メージデータは配列が変換されてそれぞれ共有メモリ４
１に格納されるので、Ｎｏ、３プロセツサ３９はそのデ
ータを配列変換を行うことなくそのまま処理することが
できる。
〈発明が解決しようとする課題〉
ところで、上記従来のデータ配列変換制御方式では、Ｎ
ｏ、ｌプロセッサ３７からの切換命令によりデータ配列
変換回路３３におけるノーマルモードとツイストモード
の切り換えを行っており、データの転送元が二つのプロ
セッサ３７．３８の間で変わるたびにＮｏ、ｌプロセッ
サ３７は切換命令を出す必要がある。特にＮｏ、２プロ
セツサ３８からデータを転送する場合は、転送元がＮＯ
１２プロセッサ３８にも拘わらずＮｏ、ｌプロセッサ３
７が切換命令を出すため処理が煩雑となる。また、上記
二つのプロセッサが時分割でアクセスしている場合には
非常に処理が煩雑となる。このため、データの高速な転
送ができないという問題がある。
ｏ、ｌプロセッサ３７からの切換命令によりデータ配列
変換回路３３におけるノーマルモードとツイストモード
の切り換えを行っており、データの転送元が二つのプロ
セッサ３７．３８の間で変わるたびにＮｏ、ｌプロセッ
サ３７は切換命令を出す必要がある。特にＮｏ、２プロ
セツサ３８からデータを転送する場合は、転送元がＮＯ
１２プロセッサ３８にも拘わらずＮｏ、ｌプロセッサ３
７が切換命令を出すため処理が煩雑となる。また、上記
二つのプロセッサが時分割でアクセスしている場合には
非常に処理が煩雑となる。このため、データの高速な転
送ができないという問題がある。
そこで、この発明の目的は、データ配列変換回路におけ
るデータ変換を簡単に制御することができ、データの高
速な転送を可能にするデータ配列変換制御方式を提供す
ることにある。
るデータ変換を簡単に制御することができ、データの高
速な転送を可能にするデータ配列変換制御方式を提供す
ることにある。
く課題を解決するための手段〉
上記目的を達成するため、この発明は、それぞれ配列の
異なるデータを処理する二つの処理装置をデータ配列変
換装置を介して接続し、上記データ配列変換装置におい
て、切り換え信号に基づいてデータ配列の変換を行うデ
ータ配列変換制御方式であって、上記切り換え信号を、
上記一方の処理装置から他方の処理装置に上記データ配
列変換装置を経由して伝送されるデータの伝送単位ごと
に、そのデータに付随して伝送するようにしたことを特
徴としている。
異なるデータを処理する二つの処理装置をデータ配列変
換装置を介して接続し、上記データ配列変換装置におい
て、切り換え信号に基づいてデータ配列の変換を行うデ
ータ配列変換制御方式であって、上記切り換え信号を、
上記一方の処理装置から他方の処理装置に上記データ配
列変換装置を経由して伝送されるデータの伝送単位ごと
に、そのデータに付随して伝送するようにしたことを特
徴としている。
く作用〉
それぞれ配列の異なるデータを処理する二つの処理装置
をデータ配列変換装置を介して接続し、データ配列の変
換を指示するための切り換え信号を、上記一方の処理装
置から他方の処理装置に上記データ配列変換装置を経由
して伝送されるデータの伝送単位ごとに、そのデータに
付随して伝送し、上記データ配列変換装置において、上
記切り換え信号に基づいてデータ配列の変換を行う。こ
のように切り換え信号をデータに付随して伝送するよう
にしているので、制御が簡単となり、データの高速な転
送かできる。
をデータ配列変換装置を介して接続し、データ配列の変
換を指示するための切り換え信号を、上記一方の処理装
置から他方の処理装置に上記データ配列変換装置を経由
して伝送されるデータの伝送単位ごとに、そのデータに
付随して伝送し、上記データ配列変換装置において、上
記切り換え信号に基づいてデータ配列の変換を行う。こ
のように切り換え信号をデータに付随して伝送するよう
にしているので、制御が簡単となり、データの高速な転
送かできる。
〈実施例〉
以下、この発明を図示の実施例により詳細に説明する。
第１図はこの発明の一実施例を適用したデータ処理回路
を示すブロック図である。このデータ処理回路は第５図
に示す従来例と同様、第１処理回路Ｉと第２処理回路２
の二つの処理回路の間のデータの受は渡しに共有メモリ
１１を使用している。
を示すブロック図である。このデータ処理回路は第５図
に示す従来例と同様、第１処理回路Ｉと第２処理回路２
の二つの処理回路の間のデータの受は渡しに共有メモリ
１１を使用している。
また、第１処理回路１はＮ０６１プロセツサ７とＮｏ。
２プロセツサ８の二つのプロセッサを備え、第２処理回
路２はＮｏ、３プロセツサ９だけを備えている。そして
、上記Ｎｏ、１プロセツサ７は文字コードデータを処理
し、Ｎｏ、２プロセツサ８はイメージデータを処理する
。また、Ｎｏ、３プロセツサ９は上記Ｎｏ、ｌプロセッ
サ７と同じデータ配列の文字コードデータと上記ＮＯ１
２プロセッサ８と異なるデータ配列のイメージデータを
処理する。上記Ｎｏ、ｌプロセッサ７とＮＯ１２プロセ
ッサ８からのデータはそれぞれ、第１データバス５、デ
ータ配列変換回路３、共有メモリ１１、パスバッファ１
２および第２データバス６を経由して上記Ｎ０９３プロ
セツサ９に転送される。また、上記共有メモリ１１は、
従来例と同様、第１処理回路ｌおよび第２処理回路２の
双方からそれぞれ第１アドレスバス１４、第２アドレス
バス１５、アドレス選択回路１０を介してアクセス可能
であり、このアクセスタイミングは図示しない制御回路
により制御されるようになっている。
路２はＮｏ、３プロセツサ９だけを備えている。そして
、上記Ｎｏ、１プロセツサ７は文字コードデータを処理
し、Ｎｏ、２プロセツサ８はイメージデータを処理する
。また、Ｎｏ、３プロセツサ９は上記Ｎｏ、ｌプロセッ
サ７と同じデータ配列の文字コードデータと上記ＮＯ１
２プロセッサ８と異なるデータ配列のイメージデータを
処理する。上記Ｎｏ、ｌプロセッサ７とＮＯ１２プロセ
ッサ８からのデータはそれぞれ、第１データバス５、デ
ータ配列変換回路３、共有メモリ１１、パスバッファ１
２および第２データバス６を経由して上記Ｎ０９３プロ
セツサ９に転送される。また、上記共有メモリ１１は、
従来例と同様、第１処理回路ｌおよび第２処理回路２の
双方からそれぞれ第１アドレスバス１４、第２アドレス
バス１５、アドレス選択回路１０を介してアクセス可能
であり、このアクセスタイミングは図示しない制御回路
により制御されるようになっている。
データ配列変換回路３におけるノーマルモードとツイス
トモードの切り換えは、従来例ではＮｏ。
トモードの切り換えは、従来例ではＮｏ。
ｌプロセッサ３７から切換設定回路３４を介して出力さ
れたモード切換信号により行われていたが、本実施例の
場合は、Ｎｏ、ｌプロセッサ７とＮｏ、２プロセツサ８
からそれぞれ出力されるＩワード毎のデータに付随して
、第１アドレスバス１４を経由してデータ配列変換回路
３に伝送される最上位アドレスによって行われる。
れたモード切換信号により行われていたが、本実施例の
場合は、Ｎｏ、ｌプロセッサ７とＮｏ、２プロセツサ８
からそれぞれ出力されるＩワード毎のデータに付随して
、第１アドレスバス１４を経由してデータ配列変換回路
３に伝送される最上位アドレスによって行われる。
すなわち、第２図のフローチャートに示すように、まず
Ｎｏ、ｌプロセッサ７から文字コードデータを１ワード
出力する。この時、最上位アドレスビットを”０”に設
定する。データ配列変換回路３はこの最上位アドレスヒ
ツトが“０“の場合は変換モードをノーマルモートとじ
、人力されたデータをその配列のまま共有メモリに転送
する。次に、Ｎｏ。
Ｎｏ、ｌプロセッサ７から文字コードデータを１ワード
出力する。この時、最上位アドレスビットを”０”に設
定する。データ配列変換回路３はこの最上位アドレスヒ
ツトが“０“の場合は変換モードをノーマルモートとじ
、人力されたデータをその配列のまま共有メモリに転送
する。次に、Ｎｏ。
２ブロセツザ８が最上位アドレスビットを“ビに設定し
てイメージデータを１ワード出力する。そうすると、デ
ータ配列変換回路３は変換モードをツイストモードに切
り換え、入力されたデータをその配列を変換して上記共
有メモリＩＩに転送する。以下、この動作を転送データ
が終了するまで繰り返し行う。Ｎｏ、３プロセツサ９は
上記共有メモリＩＩに格納されたデータを読みだし、そ
のデータ配列のまま処理する。
てイメージデータを１ワード出力する。そうすると、デ
ータ配列変換回路３は変換モードをツイストモードに切
り換え、入力されたデータをその配列を変換して上記共
有メモリＩＩに転送する。以下、この動作を転送データ
が終了するまで繰り返し行う。Ｎｏ、３プロセツサ９は
上記共有メモリＩＩに格納されたデータを読みだし、そ
のデータ配列のまま処理する。
このように、Ｎｏ、１プロセツサ７とＮｏ、２プロセツ
サ８から出力されるデータの最上位アドレスビットを“
０”か“ビに設定し、その最」三位アドレスビットに基
づいて変換モードの切り換えを行うようにしているので
、従来例におけるような煩雑な処理を必要とせず、処理
スピードが上がり、データの高速な転送が可能となる。
サ８から出力されるデータの最上位アドレスビットを“
０”か“ビに設定し、その最」三位アドレスビットに基
づいて変換モードの切り換えを行うようにしているので
、従来例におけるような煩雑な処理を必要とせず、処理
スピードが上がり、データの高速な転送が可能となる。
〈発明の効果〉
以上より明らかなように、この発明のデータ配列変換制
御方式は、それぞれ配列の異なるデータを処理する二つ
の処理装置を接続したデータ配列変換装置におけるデー
タ配列の変換を制御するための切り換え信号を、上記一
方の処理装置から他方の処理装置に上記データ配列変換
装置を経由して伝送されるデータの伝送単位ごとに、そ
のデータに付随して伝送するようにしているので、制御
か簡単となり、データの高速な伝送が可能となる。
御方式は、それぞれ配列の異なるデータを処理する二つ
の処理装置を接続したデータ配列変換装置におけるデー
タ配列の変換を制御するための切り換え信号を、上記一
方の処理装置から他方の処理装置に上記データ配列変換
装置を経由して伝送されるデータの伝送単位ごとに、そ
のデータに付随して伝送するようにしているので、制御
か簡単となり、データの高速な伝送が可能となる。
第１図はこの発明の一実施例を適用したデータ処理回路
のブロック図、第２図は上記実施例におけるデータ転送
動作を示すフローチャート、第３図は従来例を適用した
データ処理回路の１例を示すブロック図、第４図はデー
タ配列変換回路におけるデータ変換モードを説明する図
、第５図は従来例を適用したデータ処理回路の他の１例
を示すブロック図、第６図は上記他の１例におけるデー
タ転送動作を示すフローヂャートである。 １・・・第１処理回路、２ ・第２処理回路、３・・・
データ配列変換回路、 ７・・・Ｎｏ、Ｉプロセッサ、８・・・Ｎ。 ９・Ｎ０１３プロセツサ。 ２プロセツサ、 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１名第３図 第４図 ＣＧ） ノーフルモート′
のブロック図、第２図は上記実施例におけるデータ転送
動作を示すフローチャート、第３図は従来例を適用した
データ処理回路の１例を示すブロック図、第４図はデー
タ配列変換回路におけるデータ変換モードを説明する図
、第５図は従来例を適用したデータ処理回路の他の１例
を示すブロック図、第６図は上記他の１例におけるデー
タ転送動作を示すフローヂャートである。 １・・・第１処理回路、２ ・第２処理回路、３・・・
データ配列変換回路、 ７・・・Ｎｏ、Ｉプロセッサ、８・・・Ｎ。 ９・Ｎ０１３プロセツサ。 ２プロセツサ、 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１名第３図 第４図 ＣＧ） ノーフルモート′
Claims (1)
- （１）それぞれ配列の異なるデータを処理する二つの処
理装置をデータ配列変換装置を介して接続し、上記デー
タ配列変換装置において、切り換え信号に基づいてデー
タ配列の変換を行うデータ配列変換制御方式であって、 上記切り換え信号を、上記一方の処理装置から他方の処
理装置に上記データ配列変換装置を経由して伝送される
データの伝送単位ごとに、そのデータに付随して伝送す
るようにしたことを特徴とするデータ配列変換制御方式
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047097A JPH02226419A (ja) | 1989-02-28 | 1989-02-28 | データ配列変換制御方式 |
| US07/485,654 US5428801A (en) | 1989-02-28 | 1990-02-27 | Data array conversion control system for controlling conversion of data arrays being transferred between two processing systems |
| GB9004474A GB2228813B (en) | 1989-02-28 | 1990-02-28 | Data array conversion control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047097A JPH02226419A (ja) | 1989-02-28 | 1989-02-28 | データ配列変換制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226419A true JPH02226419A (ja) | 1990-09-10 |
Family
ID=12765683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047097A Pending JPH02226419A (ja) | 1989-02-28 | 1989-02-28 | データ配列変換制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5428801A (ja) |
| JP (1) | JPH02226419A (ja) |
| GB (1) | GB2228813B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006304059A (ja) * | 2005-04-22 | 2006-11-02 | Kawasaki Microelectronics Kk | 電子回路 |
Families Citing this family (6)
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|---|---|---|---|---|
| JPH0981532A (ja) * | 1995-09-08 | 1997-03-28 | Fujitsu Ltd | 分散記憶型並列計算機 |
| US5758125A (en) * | 1995-12-28 | 1998-05-26 | Newframe Corporation Ltd. | Method of sharing data in a heterogeneous computer system |
| US6185521B1 (en) | 1996-02-16 | 2001-02-06 | Emc Corporation | System and method for emulating mainframe channel programs by open systems computer systems |
| JP2792501B2 (ja) * | 1996-02-28 | 1998-09-03 | 日本電気株式会社 | データ転送方式およびデータ転送方法 |
| US6425051B1 (en) * | 2000-09-25 | 2002-07-23 | International Business Machines Corporation | Method, system, program, and data structures for enabling a controller accessing a storage device to handle requests to data in a first data format when the storage device includes data in a second data format |
| KR102655094B1 (ko) * | 2018-11-16 | 2024-04-08 | 삼성전자주식회사 | 메모리를 공유하는 이종의 프로세서들을 포함하는 스토리지 장치 및 그것의 동작 방법 |
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| US4527232A (en) * | 1982-07-02 | 1985-07-02 | Sun Microsystems, Inc. | High-speed memory and memory management system |
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| JPS6312057A (ja) * | 1986-07-02 | 1988-01-19 | Fanuc Ltd | バス制御方式 |
| JPS63163930A (ja) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | アライメント補正方式 |
| US4935894A (en) * | 1987-08-31 | 1990-06-19 | Motorola, Inc. | Multi-processor, multi-bus system with bus interface comprising FIFO register stocks for receiving and transmitting data and control information |
-
1989
- 1989-02-28 JP JP1047097A patent/JPH02226419A/ja active Pending
-
1990
- 1990-02-27 US US07/485,654 patent/US5428801A/en not_active Expired - Lifetime
- 1990-02-28 GB GB9004474A patent/GB2228813B/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2228813B (en) | 1992-11-18 |
| GB9004474D0 (en) | 1990-04-25 |
| US5428801A (en) | 1995-06-27 |
| GB2228813A (en) | 1990-09-05 |
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