JPS63163930A - アライメント補正方式 - Google Patents
アライメント補正方式Info
- Publication number
- JPS63163930A JPS63163930A JP61315330A JP31533086A JPS63163930A JP S63163930 A JPS63163930 A JP S63163930A JP 61315330 A JP61315330 A JP 61315330A JP 31533086 A JP31533086 A JP 31533086A JP S63163930 A JPS63163930 A JP S63163930A
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- JP
- Japan
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- alignment
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- 238000000034 method Methods 0.000 claims description 8
- 230000000717 retained effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30025—Format conversion instructions, e.g. Floating-Point to Integer, decimal conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/43—Checking; Contextual analysis
- G06F8/433—Dependency analysis; Data or control flow analysis
- G06F8/434—Pointers; Aliasing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、アライメントによる構造体の不一致を補正
するアライメント補正方式に関する。
するアライメント補正方式に関する。
（従来の技術）
一般に、Ｃ言３Ｂの構造体（ＳｔｒｔＪＣｔＵ４造体）
等をコンパイラで処理するとき、メモリアクセスに関す
る計算機アーキテクチャの制限から、半語境界、全語境
界へ語の先頭を割付ける処理、即ちアライメント処理が
行なわれる。この処理結果は、各計舜機（のアーキテク
チャ）毎に異なる。
等をコンパイラで処理するとき、メモリアクセスに関す
る計算機アーキテクチャの制限から、半語境界、全語境
界へ語の先頭を割付ける処理、即ちアライメント処理が
行なわれる。この処理結果は、各計舜機（のアーキテク
チャ）毎に異なる。
例えば、第４図に示す５ｔｒｕｃｔ構造体を２台の計Ｏ
ｔｌでコンパイルした場合、その結果が、一方の計算機
では第５図のようになり、他方の計算機では第６図のよ
うになることが起り得る。このため、Ｃ言語のプログラ
ムを成る計算機から別の計ｔｉｎへ移したとき、そのプ
ログラムがファイルへその構造体の形で書込んだり、通
信プロトコルのヘッダを構造体として記述した場合には
、元の計算機と構造体の形が異なるため、ファイルが共
有できなかったり、通信が行なえないという種々の不具
合が生じる。
ｔｌでコンパイルした場合、その結果が、一方の計算機
では第５図のようになり、他方の計算機では第６図のよ
うになることが起り得る。このため、Ｃ言語のプログラ
ムを成る計算機から別の計ｔｉｎへ移したとき、そのプ
ログラムがファイルへその構造体の形で書込んだり、通
信プロトコルのヘッダを構造体として記述した場合には
、元の計算機と構造体の形が異なるため、ファイルが共
有できなかったり、通信が行なえないという種々の不具
合が生じる。
そこで従来は、第５および第６図に示すようなアライメ
ントによる構造体の不一致を、その構造体毎に用意され
る専用のサブルーチンを用いたソフトウェア処理により
補正していた。しかし、ソフトウェアによるアライメン
ト補正では、その補正に多大な時間を要するため問題で
あった。また構造体毎にサブルーチンを作成する必要が
ある点も問題であった。
ントによる構造体の不一致を、その構造体毎に用意され
る専用のサブルーチンを用いたソフトウェア処理により
補正していた。しかし、ソフトウェアによるアライメン
ト補正では、その補正に多大な時間を要するため問題で
あった。また構造体毎にサブルーチンを作成する必要が
ある点も問題であった。
（発明が解決しようとする問題点）
上記したように従来は、アライメントによる構造体の不
一致の補正をソフトウェアにより行なっていたため多大
な時間を要し、しかも構造体毎に異なるソフトウェアを
用意しなければならない問題があった。
一致の補正をソフトウェアにより行なっていたため多大
な時間を要し、しかも構造体毎に異なるソフトウェアを
用意しなければならない問題があった。
この発明は上記事情に鑑みてなされたものでその目的は
、アライメントによる構造体の不一致が共通の処理ルー
チンにより高速に補正できるアライメント補正方式を提
供することにある。
、アライメントによる構造体の不一致が共通の処理ルー
チンにより高速に補正できるアライメント補正方式を提
供することにある。
［発明の構成］
（問題点を解決するための手段と作用）この発明では、
所定長のデータ要素の集合でなり補正対重となるアライ
メントされた第１構造体を記憶する第１記憶手段と、第
１構造体を補正して得られる第２構造体を記憶する第２
記憶手段と、第１構造体の各データ要素が補正後も残す
べき有意データ要素であるか否かをデータ要素毎に示す
アライメント情報要素の群から成るアライメント情報を
記憶する第３記憶手段と、この第３記憶手段からアライ
メント情報要素を所定順序で取出すアライメント情報要
素取出し手段と、この取出し手段によって第３記憶手段
から取出されたアライメント情報要素をもとに第１構造
体に対するアライメント補正制御を行なう制御手段とが
設けられる。このｉｌｌ ６０手段は、取出し手段によ
って第３記憶手段からアライメント情報要素が取出され
る毎にこの情報要素が有意データ要素指定状態にあるか
否かを調べ、有意データ要素指定状態にある場合には第
１ポインタ手段の示す第１記憶手段内データ要素記憶位
置のデータ要素を第２ポインタ手段の示す第２記憶手段
内データ要素記憶位置に棗込んで第１および第２ポイン
タ手段の示すデータ要素記憶位置を更新する。これに対
して、第３記憶手段から取出されたアライメント情報要
素が有意データ要素指定状態にない場合には第２記憶手
段への上記の書込みを行なわずに第１ポインタ手段の示
すデータ要素記憶位置だけを更新する。
所定長のデータ要素の集合でなり補正対重となるアライ
メントされた第１構造体を記憶する第１記憶手段と、第
１構造体を補正して得られる第２構造体を記憶する第２
記憶手段と、第１構造体の各データ要素が補正後も残す
べき有意データ要素であるか否かをデータ要素毎に示す
アライメント情報要素の群から成るアライメント情報を
記憶する第３記憶手段と、この第３記憶手段からアライ
メント情報要素を所定順序で取出すアライメント情報要
素取出し手段と、この取出し手段によって第３記憶手段
から取出されたアライメント情報要素をもとに第１構造
体に対するアライメント補正制御を行なう制御手段とが
設けられる。このｉｌｌ ６０手段は、取出し手段によ
って第３記憶手段からアライメント情報要素が取出され
る毎にこの情報要素が有意データ要素指定状態にあるか
否かを調べ、有意データ要素指定状態にある場合には第
１ポインタ手段の示す第１記憶手段内データ要素記憶位
置のデータ要素を第２ポインタ手段の示す第２記憶手段
内データ要素記憶位置に棗込んで第１および第２ポイン
タ手段の示すデータ要素記憶位置を更新する。これに対
して、第３記憶手段から取出されたアライメント情報要
素が有意データ要素指定状態にない場合には第２記憶手
段への上記の書込みを行なわずに第１ポインタ手段の示
すデータ要素記憶位置だけを更新する。
上記の構成によれば、アライメント情報を用意するだけ
で、共通の処理ルーチンでアライメント補正が行なえる
。
で、共通の処理ルーチンでアライメント補正が行なえる
。
（実施例）
第１図はこの発明の一実施例を示すブロック構成図であ
る。同図において、１１は補正対象となるアライメント
された構造体（補正後構造体）を記憶する補正対象構造
体記憶部、１２は補正対象構造体を補正して得られる構
造体（補正後構造体）を記憶する補正後ｔｉ造体記憶部
、１３は補正対象構造体と補正後構造体とのデータ構造
の対応関係（アライメントに関する対応関係）を示すア
ライメント情報を記憶するアライメント情報記憶部であ
る。このアライメント情報は、補正対象構造体の各バイ
ト（バイトエリア）が補正後も残すべき有意バイトであ
るか否かくアライメントのために挿入されたバイトエリ
アか）をバイト毎に示すビットの群から成る。したがっ
て、補正対象構造体のサイズが例えば第５図に示すよう
に１６バイトの場合には、アライメント情報は１６ビツ
トで構成される。この実施例では、アライメント情報の
各ビットは、論理“°１″で対応バイトが有意バイト、
即ち補正後も残すべきバイトであることを示し、論理＋
１０１＋でアライメントのために挿入されたデータ、即
ち補正時に除去すべきデータであることを示す。したが
って、補正対象構造体が第５図に示す構造体であり、補
正後構造体が第６図に示す構造体の場合のアライメント
情報は、第２図に示すようになる。第２図において、ビ
ットＯは補正対象構造体の先頭バイト（第０バイト）に
対応し、ビット１は補正対象構造体の２番目のバイト（
第１バイト）に対応する。以下、同様に、ビット１５は
補正対象構造体の最終バイト（第１５バイト）に対応す
る。
る。同図において、１１は補正対象となるアライメント
された構造体（補正後構造体）を記憶する補正対象構造
体記憶部、１２は補正対象構造体を補正して得られる構
造体（補正後構造体）を記憶する補正後ｔｉ造体記憶部
、１３は補正対象構造体と補正後構造体とのデータ構造
の対応関係（アライメントに関する対応関係）を示すア
ライメント情報を記憶するアライメント情報記憶部であ
る。このアライメント情報は、補正対象構造体の各バイ
ト（バイトエリア）が補正後も残すべき有意バイトであ
るか否かくアライメントのために挿入されたバイトエリ
アか）をバイト毎に示すビットの群から成る。したがっ
て、補正対象構造体のサイズが例えば第５図に示すよう
に１６バイトの場合には、アライメント情報は１６ビツ
トで構成される。この実施例では、アライメント情報の
各ビットは、論理“°１″で対応バイトが有意バイト、
即ち補正後も残すべきバイトであることを示し、論理＋
１０１＋でアライメントのために挿入されたデータ、即
ち補正時に除去すべきデータであることを示す。したが
って、補正対象構造体が第５図に示す構造体であり、補
正後構造体が第６図に示す構造体の場合のアライメント
情報は、第２図に示すようになる。第２図において、ビ
ットＯは補正対象構造体の先頭バイト（第０バイト）に
対応し、ビット１は補正対象構造体の２番目のバイト（
第１バイト）に対応する。以下、同様に、ビット１５は
補正対象構造体の最終バイト（第１５バイト）に対応す
る。
再び第１図を参照すると、１４は補正対象構造体のサイ
ズ値（バイト長ンを記憶するレジスタ部、１５は補正対
象構造体記憶部１１内のアクセス対象バイト位置を示す
カウンタである。また、１６は補正後構造体記憶部１２
内のアクセス対繁バイト位置を示すカウンタ、１７はア
ライメント情報記憶部１３内のアクセス対象ビット位置
を示すカウンタ、１８はアライメント補正命令等の各種
命令を実行するＣＰＵである。なお、この実施例では、
補正対象構造体記憶部１１、補正後構造体記憶部１２、
アライメント情報記憶部１３、レジスタ部１４、および
カウンタ１５〜１７は、主メモリに置かれる。
ズ値（バイト長ンを記憶するレジスタ部、１５は補正対
象構造体記憶部１１内のアクセス対象バイト位置を示す
カウンタである。また、１６は補正後構造体記憶部１２
内のアクセス対繁バイト位置を示すカウンタ、１７はア
ライメント情報記憶部１３内のアクセス対象ビット位置
を示すカウンタ、１８はアライメント補正命令等の各種
命令を実行するＣＰＵである。なお、この実施例では、
補正対象構造体記憶部１１、補正後構造体記憶部１２、
アライメント情報記憶部１３、レジスタ部１４、および
カウンタ１５〜１７は、主メモリに置かれる。
次に、第１図の構成の動作を第３図のフローチャートを
参照して説明する。今、アライメント補正命令を発行す
るプログラムの指定により、補正対象構造体記憶部１１
には第５図に示す構造体が補正対象構造体として記憶さ
れ、レジスタ部１４にはこの構造体のサイズ（バイト長
）が設定され、アライメント情報記憶部１３には第２図
に示すアライメント情報が記憶されているものとする。
参照して説明する。今、アライメント補正命令を発行す
るプログラムの指定により、補正対象構造体記憶部１１
には第５図に示す構造体が補正対象構造体として記憶さ
れ、レジスタ部１４にはこの構造体のサイズ（バイト長
）が設定され、アライメント情報記憶部１３には第２図
に示すアライメント情報が記憶されているものとする。
この状態でアライメント補正命令が発行されると、まず
ＣＰ Ｌｌ １８はカウンタ１５〜１７をｒＯＪクリア
する（ステップＳ１）。次にＣＰ Ｕ １８は、カウン
タ１７の指定するアライメント情報記憶部１３内ビツト
を取出す（ステップ８２）。モしてＣＰ Ｕ １８は、
アライメント情報記憶部１３から取出したビットデータ
（ビットＯ）が論理“１パであるか否かを調べる（ステ
ップＳ３）。
ＣＰ Ｌｌ １８はカウンタ１５〜１７をｒＯＪクリア
する（ステップＳ１）。次にＣＰ Ｕ １８は、カウン
タ１７の指定するアライメント情報記憶部１３内ビツト
を取出す（ステップ８２）。モしてＣＰ Ｕ １８は、
アライメント情報記憶部１３から取出したビットデータ
（ビットＯ）が論理“１パであるか否かを調べる（ステ
ップＳ３）。
もし取出したビットが論理°゛１”であれば、ＣＰ Ｕ
１８はカウンタ１５の指定する補正対象構造体記憶部
１１内バイトを取出し、同バイトをカウンタ１６の指定
する補正後構造体記憶部１２内バイト位置に書込む（ス
テップＳ４）。この結果、補正対象構造体記憶部１１か
ら取出されたバイトは補正後も残されることになる。Ｃ
Ｐ ｔＪ １８はステップＳ４を終了すると、カウンタ
１５．１６．１７をいずれも＋１して（ステップＳ５）
、その値をそれぞれ次の読出し対象バイト位置１次の書
込み対象バイト位置。
１８はカウンタ１５の指定する補正対象構造体記憶部
１１内バイトを取出し、同バイトをカウンタ１６の指定
する補正後構造体記憶部１２内バイト位置に書込む（ス
テップＳ４）。この結果、補正対象構造体記憶部１１か
ら取出されたバイトは補正後も残されることになる。Ｃ
Ｐ ｔＪ １８はステップＳ４を終了すると、カウンタ
１５．１６．１７をいずれも＋１して（ステップＳ５）
、その値をそれぞれ次の読出し対象バイト位置１次の書
込み対象バイト位置。
次の読出し対象ビット位置に進める。これに対して上記
取出したビットが論理“Ｏ″であれば、ＣＰ Ｕ １８
はステップＳ４で示されるような補正後構造体記憶部１
２への自込みを行なわず、カウンタ１５、１７だけを＋
１する（ステップ８６）。この結果、カウンタ１５の指
定していた補正対象Ｈ４構造記憶部１１内バイトは、補
正後においては捨てられることになる。
取出したビットが論理“Ｏ″であれば、ＣＰ Ｕ １８
はステップＳ４で示されるような補正後構造体記憶部１
２への自込みを行なわず、カウンタ１５、１７だけを＋
１する（ステップ８６）。この結果、カウンタ１５の指
定していた補正対象Ｈ４構造記憶部１１内バイトは、補
正後においては捨てられることになる。
ＣＰ ＬＪ １８は、ステップ＄５またはステップＳ６
を実行すると、カウンタ１５の値とレジスタ部１４の設
定内容（補正対象構造体のサイズ値）を取込み、カウン
タ１５の値がレジスタ部１４に設定されているサイズ値
を越えたか否かを調べる （ステップ８７）。もしカウ
ンタ１５の埴がレジスタ部１４に設定されているサイズ
値を越えていなければ、ＣＰ Ｕ １８は補正対象構造
体記憶部１１内の補正対象構造体の全バイトについての
アライメント補正はまだ終了していないものと判断して
ステップＳ２に戻る。以下、前記した処理が繰返し行な
われることにより、補正後構造体記憶部１２には、第６
図に示す構造体がその先頭バイトよりバイト単位で順次
生成される。やがて、カウンタ１５の値がレジスタ部１
４に設定されているサイズ値を越えると、ＣＰ ＩＪ
１８はアライメント処理を終了する。
を実行すると、カウンタ１５の値とレジスタ部１４の設
定内容（補正対象構造体のサイズ値）を取込み、カウン
タ１５の値がレジスタ部１４に設定されているサイズ値
を越えたか否かを調べる （ステップ８７）。もしカウ
ンタ１５の埴がレジスタ部１４に設定されているサイズ
値を越えていなければ、ＣＰ Ｕ １８は補正対象構造
体記憶部１１内の補正対象構造体の全バイトについての
アライメント補正はまだ終了していないものと判断して
ステップＳ２に戻る。以下、前記した処理が繰返し行な
われることにより、補正後構造体記憶部１２には、第６
図に示す構造体がその先頭バイトよりバイト単位で順次
生成される。やがて、カウンタ１５の値がレジスタ部１
４に設定されているサイズ値を越えると、ＣＰ ＩＪ
１８はアライメント処理を終了する。
なお、アライメント情報は、コンパイラ（例えばＣコン
パイラ〉等により自動的に生成することも可能であり、
またコーディングにより直接指定することも可能である
。
パイラ〉等により自動的に生成することも可能であり、
またコーディングにより直接指定することも可能である
。
以上は、アライメントされた構造体を補正する場合につ
いて説明したが、補正後のデータ（構造体）をアライメ
ントされた構造体に戻すことも、上記の逆の操作により
実現できることは明らかである。
いて説明したが、補正後のデータ（構造体）をアライメ
ントされた構造体に戻すことも、上記の逆の操作により
実現できることは明らかである。
また、この発明は、３２ビツト系と１６ビツト系の計算
機におけるｉｎｔのビット数のＩ違を吸収する場合にも
応用することができる。但し、負の故を２バイトから４
バイトに拡張する際には、パディングデータを０ＯＯＯ
Ｈ（添字のＨは１６進表現を示す）ではなくてＦ Ｆ
Ｆ ＦＨとするなどの配備が必要となる。
機におけるｉｎｔのビット数のＩ違を吸収する場合にも
応用することができる。但し、負の故を２バイトから４
バイトに拡張する際には、パディングデータを０ＯＯＯ
Ｈ（添字のＨは１６進表現を示す）ではなくてＦ Ｆ
Ｆ ＦＨとするなどの配備が必要となる。
［発明の効果］
以上詳述したようにこの発明によれば、成る計算機で作
成したプログラムを別の計算機へ移す場合などにおいて
必要となる構造体のアライメント補正が、アライメント
情報を用意するだけで、共通の処理ルーチンにより構造
体の形式に無関係に高速に行なえる。
成したプログラムを別の計算機へ移す場合などにおいて
必要となる構造体のアライメント補正が、アライメント
情報を用意するだけで、共通の処理ルーチンにより構造
体の形式に無関係に高速に行なえる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロック構成図、第
２図は第１図に示すアライメント情報記憶部１３に記憶
されるアライメント情報の一例を示す図、第３図は動作
を説明するためのフローチャート、第４図はＣ言語の構
造体を示す図、第５および第６図は第７図に示すＣ言語
構造体をそれぞれ異なる計ｖｉ機でコンパイルして得ら
れる構造体の一例を示す図である。 １１・・・補正対象構造体記憶部、１２・・・補正後構
造体記憶部、１３・・・アライメント情報記憶部、１５
〜１７・・・カウンタ、１８・・・ｃｐｕ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
２図は第１図に示すアライメント情報記憶部１３に記憶
されるアライメント情報の一例を示す図、第３図は動作
を説明するためのフローチャート、第４図はＣ言語の構
造体を示す図、第５および第６図は第７図に示すＣ言語
構造体をそれぞれ異なる計ｖｉ機でコンパイルして得ら
れる構造体の一例を示す図である。 １１・・・補正対象構造体記憶部、１２・・・補正後構
造体記憶部、１３・・・アライメント情報記憶部、１５
〜１７・・・カウンタ、１８・・・ｃｐｕ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
Claims (1)
- 所定長のデータ要素の集合でなり補正対象となるアライ
メントされた第１構造体を記憶する第１記憶手段と、こ
の第１記憶手段内のデータ要素記憶位置を指定する第１
ポインタ手段と、上記第１構造体を補正して得られる第
２構造体を記憶する第２記憶手段と、この第２記憶手段
内のデータ要素記憶位置を指定する第２ポインタ手段と
、上記第１および第２構造体のデータ構造の対応関係を
示すアライメント情報であって上記第１構造体の各デー
タ要素が補正後も残すべき有意データ要素であるか否か
をデータ要素毎に示すアライメント情報要素の群から成
るアライメント情報を記憶する第３記憶手段と、この第
３記憶手段から上記アライメント情報要素を所定順序で
取出すアライメント情報要素取出し手段と、この取出し
手段によって上記アライメント情報要素が取出される毎
にこの情報要素が有意データ要素指定状態にあるか否か
を調べ、有意データ要素指定状態にある場合には上記第
１ポインタ手段の示す上記第１記憶手段内データ要素記
憶位置のデータ要素を上記第２ポインタ手段の示す上記
第２記憶手段内データ要素記憶位置に書込んで上記第１
および第２ポインタ手段の示すデータ要素記憶位置を更
新し、有意データ要素指定状態にない場合には上記第２
記憶手段への書込みを行なわずに上記第１ポインタ手段
の示すデータ要素記憶位置だけを更新する制御手段とを
具備し、上記アライメント情報を用いてアライメント補
正を行なうようにしたことを特徴とするアライメント補
正方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315330A JPS63163930A (ja) | 1986-12-26 | 1986-12-26 | アライメント補正方式 |
| US07/137,674 US4992931A (en) | 1986-12-26 | 1987-12-24 | Data alignment correction apparatus for properly formatting data structures for different computer architectures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315330A JPS63163930A (ja) | 1986-12-26 | 1986-12-26 | アライメント補正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163930A true JPS63163930A (ja) | 1988-07-07 |
Family
ID=18064110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315330A Pending JPS63163930A (ja) | 1986-12-26 | 1986-12-26 | アライメント補正方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4992931A (ja) |
| JP (1) | JPS63163930A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2804115B2 (ja) * | 1988-09-19 | 1998-09-24 | 株式会社日立製作所 | ディスクファイルシステム |
| JPH02226419A (ja) * | 1989-02-28 | 1990-09-10 | Sharp Corp | データ配列変換制御方式 |
| US5319769A (en) * | 1989-09-11 | 1994-06-07 | Sharp Kabushiki Kaisha | Memory access circuit for handling data pockets including data having misaligned addresses and different widths |
| AU624274B2 (en) * | 1989-11-20 | 1992-06-04 | Digital Equipment Corporation | Data format for packets of information |
| US5442769A (en) * | 1990-03-13 | 1995-08-15 | At&T Corp. | Processor having general registers with subdivisions addressable in instructions by register number and subdivision type |
| US5276881A (en) * | 1990-06-25 | 1994-01-04 | Hewlett-Packard Company | ANDF producer using the HPcode-Plus compiler intermediate language |
| US5280613A (en) * | 1990-06-25 | 1994-01-18 | Hewlett-Packard Company | ANDF installer using the HPcode-Plus compiler intermediate language |
| US5339419A (en) * | 1990-06-25 | 1994-08-16 | Hewlett-Packard Company | ANDF compiler using the HPcode-plus compiler intermediate language |
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|---|---|
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