JPS63133253A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS63133253A JPS63133253A JP28105786A JP28105786A JPS63133253A JP S63133253 A JPS63133253 A JP S63133253A JP 28105786 A JP28105786 A JP 28105786A JP 28105786 A JP28105786 A JP 28105786A JP S63133253 A JPS63133253 A JP S63133253A
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- JP
- Japan
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- data
- dma
- memory
- control circuit
- area
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- 230000005540 biological transmission Effects 0.000 title claims description 29
- 230000004044 response Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリのデータなデータ送信部にＤＭ Ａ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）制御
によって転送するデータ伝送装置に関てるものである。
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ）制御
によって転送するデータ伝送装置に関てるものである。
メモリのデータ７１３ Ｍ Ａ制御でデータ送信部に転
送し、送信部から伝送路にチータン送り出し。
送し、送信部から伝送路にチータン送り出し。
逆に伝送路からデータ受信部にデータを入力させ。
この入力データをＤＭＡ制御でメモリに転送するデータ
送受信方式は公知である。
送受信方式は公知である。
ところで、メモリにおける不連続な初数の記憶領域のデ
ータを）ｌ！！続したデータとして伝送路に送出したい
場合がある。これを従来のＪ、） Ｍ Ａ制御方式で行
うと、メモＩＪ （７）領域切替のために伝送路士で一
万の領域のデータと他方の領域のデータとが別れてし筐
い、連続したデータとして取扱うことができないことが
ある。
ータを）ｌ！！続したデータとして伝送路に送出したい
場合がある。これを従来のＪ、） Ｍ Ａ制御方式で行
うと、メモＩＪ （７）領域切替のために伝送路士で一
万の領域のデータと他方の領域のデータとが別れてし筐
い、連続したデータとして取扱うことができないことが
ある。
一方、受信側においては御飯送路の連続するデータをメ
モリ中の不連続な領域に１１次に転送するため例は、受
信部にＦＩＦＯメモリを設けなければならず、必然的に
回路構成が？Ｊ雑になる。
モリ中の不連続な領域に１１次に転送するため例は、受
信部にＦＩＦＯメモリを設けなければならず、必然的に
回路構成が？Ｊ雑になる。
そこで、本発明の目的は、メモリにおける不連続領域の
データを連続的データ配列で伝送することかできるデー
タ伝送装置を提俳することにある。
データを連続的データ配列で伝送することかできるデー
タ伝送装置を提俳することにある。
上記問題βケ解決し、上記目的ケ達成するための本発明
は、不連続な複数の記憶領域を有するメモリと、前言Ｃ
メモリに接続ツｆしたデータ送信部と。
は、不連続な複数の記憶領域を有するメモリと、前言Ｃ
メモリに接続ツｆしたデータ送信部と。
Ａｉｌ記メ子メモリータケＩ）ＭＡ制御で前記データ送
信部に転送するための複数個のＤＭＡ制御回路と。
信部に転送するための複数個のＤＭＡ制御回路と。
前言ピ抱数個のＩ） Ｍ Ａ制御］回路の各々から出力
さｒＬるＤ ｋｌ Ａ終了信号によジ前Ｆ空数個のＤ
Ｍ Ａ ｆｌｄ制御回路のいずれかを動作させる為のＩ
） Ｍ Ａ選択スイッチとから成り、前記複数個のＤＭ
Ａ制御回路のうち】個の動作を開始さセることにより、
前記動作中のＤＮＡ佑ＩＩ御回路が終了することにより
出カブｎる前記１）ＭＡ終了信号によジ前記ＤＭＡ選折
スイッチを切り替えて、他の前記Ｉ） Ｍ Ａ制御回路
？動作させるように構成されていることを特徴とするデ
ータ伝送装置に俤わるものである。
さｒＬるＤ ｋｌ Ａ終了信号によジ前Ｆ空数個のＤ
Ｍ Ａ ｆｌｄ制御回路のいずれかを動作させる為のＩ
） Ｍ Ａ選択スイッチとから成り、前記複数個のＤＭ
Ａ制御回路のうち】個の動作を開始さセることにより、
前記動作中のＤＮＡ佑ＩＩ御回路が終了することにより
出カブｎる前記１）ＭＡ終了信号によジ前記ＤＭＡ選折
スイッチを切り替えて、他の前記Ｉ） Ｍ Ａ制御回路
？動作させるように構成されていることを特徴とするデ
ータ伝送装置に俤わるものである。
上記発明では複数の１３ Ｍ Ａ制御回路を有するので
、メモリの不連続領域の内の１つの領域のデータを複数
のＤＭＡ制御回路から選択された１つに基づいて転送し
ている間に、別のＬ）ＭＡ制御回路を別の領域に対応す
るように設定することかできる。従って、１つの領域の
データ転送が終了し７たう、＆いて別の領域のデータ転
送ケ連続的に行うことができる。この結果、不連続領域
のデータが連続的に送信部から伝送路に送出される。
、メモリの不連続領域の内の１つの領域のデータを複数
のＤＭＡ制御回路から選択された１つに基づいて転送し
ている間に、別のＬ）ＭＡ制御回路を別の領域に対応す
るように設定することかできる。従って、１つの領域の
データ転送が終了し７たう、＆いて別の領域のデータ転
送ケ連続的に行うことができる。この結果、不連続領域
のデータが連続的に送信部から伝送路に送出される。
次に、笛１図〜第５図によって本発明の実施例に保わる
データ伝送装置馨説明する。第１図において、１０はＣ
）’ＩＪ、１］はメモリ、１２．１３は第１及び第２の
ＬＪｆｌｄＡ制御回路、】４はデータ送受信装置−１５
はデータ受信部、】６はデータ送信部、１７はブロック
終了検出部、Ｊ８は伝送路、１９はＤＭＡ選択選択ツイ
ツチ０はＯ）（ゲートである。
データ伝送装置馨説明する。第１図において、１０はＣ
）’ＩＪ、１］はメモリ、１２．１３は第１及び第２の
ＬＪｆｌｄＡ制御回路、】４はデータ送受信装置−１５
はデータ受信部、】６はデータ送信部、１７はブロック
終了検出部、Ｊ８は伝送路、１９はＤＭＡ選択選択ツイ
ツチ０はＯ）（ゲートである。
メモリ］】は、送信データを記憶する不連続な第】、第
１ａび第３の領域Ｍ、、 Ｍ、−Ｍ、を有し、更に受信
データを記憶する不連続な第４．１ｇ５及び第６の領域
Ｍ４． Ｍｓ 、 Ｍｓを有する。このメモリ】】は例
えは８ビツトのデータバス２Ｊによってデータ受信部Ｊ
５とデータ送信部】６とに接続されている。
１ａび第３の領域Ｍ、、 Ｍ、−Ｍ、を有し、更に受信
データを記憶する不連続な第４．１ｇ５及び第６の領域
Ｍ４． Ｍｓ 、 Ｍｓを有する。このメモリ】】は例
えは８ビツトのデータバス２Ｊによってデータ受信部Ｊ
５とデータ送信部】６とに接続されている。
データ送信部］６は、第２図に示す如くデータバス２］
のデータを記憶するバッファメモリ２２と、バッファメ
モリ２２から出力されるパラレルデータをシリアルに変
換するパラレル・シリアル変換器２３とを含み、メモリ
】】から転送されて米る不連続のデータを連続したシリ
アルデータに変換して伝送路］８に送り比重ように構成
されている。
のデータを記憶するバッファメモリ２２と、バッファメ
モリ２２から出力されるパラレルデータをシリアルに変
換するパラレル・シリアル変換器２３とを含み、メモリ
】】から転送されて米る不連続のデータを連続したシリ
アルデータに変換して伝送路］８に送り比重ように構成
されている。
データバス２〕によってメモリｊ】に接続されたデータ
受信部】５は、伝送路】８から送られて来たシリアルの
データをパラレルに変換してメモリ】】に転送するよう
に構成されている。
受信部】５は、伝送路】８から送られて来たシリアルの
データをパラレルに変換してメモリ】】に転送するよう
に構成されている。
伝送路】８に接←さｔ（たブロック終了検出部Ｊ７は、
データブロックの相互間に挿入＃ｎでいる送受信同期用
の所足ビット列から成るフラグパターンン検出し、これ
によジブロック終了を示す信″＠ヲ出力するように構成
されている。
データブロックの相互間に挿入＃ｎでいる送受信同期用
の所足ビット列から成るフラグパターンン検出し、これ
によジブロック終了を示す信″＠ヲ出力するように構成
されている。
第１２２び第２のＤＭＡ制御回路１２−１３は。
メモＩＪＩ１．データ受信部１５．データ送信部Ｊ６に
それぞれ接続され、メモリ１１とデータ受信部１５及び
送信部１６との間のＤＭＡ制御によるデータ転送を？Ｉ
ｌｌ制御するものであり、（’）’ｔＪ］ｏから導出ざ
Ｔｔた送受信切替ライン２４．データセットライン２５
にそれぞれ接続きれ、更にＤ Ｍ Ａ選択スイッチ１９
に接続されている。
それぞれ接続され、メモリ１１とデータ受信部１５及び
送信部１６との間のＤＭＡ制御によるデータ転送を？Ｉ
ｌｌ制御するものであり、（’）’ｔＪ］ｏから導出ざ
Ｔｔた送受信切替ライン２４．データセットライン２５
にそれぞれ接続きれ、更にＤ Ｍ Ａ選択スイッチ１９
に接続されている。
３人力のＯＲゲート２０の＃、１の入力端子には第１の
ＤＭＡ制御回路】２から導出ざｒした第１のＤＭＡ終了
信号ライン２６が接続され、第２のへ力婬子には第２の
ＤＭＡ制御回路１３か゛ら導出された第２のＤＭＡ終了
信号ライン２７が接続ざｒ（。
ＤＭＡ制御回路】２から導出ざｒした第１のＤＭＡ終了
信号ライン２６が接続され、第２のへ力婬子には第２の
ＤＭＡ制御回路１３か゛ら導出された第２のＤＭＡ終了
信号ライン２７が接続ざｒ（。
第３の入力端子にはブロック終了検出回路１７が接続さ
れている。
れている。
ＯＲゲート２００）出力端子はライン２８によつてＣＰ
Ｕｌ０に接続されていると共に、［）ＭＡ選択スイッチ
１９に＊ｉ−ｇれている。
Ｕｌ０に接続されていると共に、［）ＭＡ選択スイッチ
１９に＊ｉ−ｇれている。
ＤＭＡ選択選択ツイツチは、第１及び第２のＤＭＡ溜制
御回路１２．１３にそれぞｎ接続され、第１及び第２の
ＤＭＡ終了信号とプロツク終了検出信号とのいずれにも
応答して第１及び第２のＤＭＡ制御回路１２％ １３を
交互にＤＭＡ制御データ転送状態に設定するものである
。
御回路１２．１３にそれぞｎ接続され、第１及び第２の
ＤＭＡ終了信号とプロツク終了検出信号とのいずれにも
応答して第１及び第２のＤＭＡ制御回路１２％ １３を
交互にＤＭＡ制御データ転送状態に設定するものである
。
Ｃ送信動作）
メモリ１１の領域Ｍ、、 Ｍ、１Ｍ、のデータをデータ
送信部１６に転送する時には、Ｃ）’［Ｊ］Ｏから導出
されたライン２４によって第１及び第２のＩＢＭ八制動
制御回路１２３に送信を指示する。次に。
送信部１６に転送する時には、Ｃ）’［Ｊ］Ｏから導出
されたライン２４によって第１及び第２のＩＢＭ八制動
制御回路１２３に送信を指示する。次に。
データセットライン２５を使用し、Ｃ）’ＵＩＯで第１
のＬ）ＭＡ制御回路１２が第１の領域Ｍ＋のデータ転送
を司り、第２のＩ） Ｍ Ａ制御回路１３が第２の領域
Ｍ２のデータ転送を司るように第１及び第２のＤＭＡ制
御回路１２．１３をセットする。これ忙より、まず第１
のＤＭＡ制御１ｌｉ２１路１２の制御の基に第１の領域
Ｍ１のデータのデータ送信部１６への転送が行われる。
のＬ）ＭＡ制御回路１２が第１の領域Ｍ＋のデータ転送
を司り、第２のＩ） Ｍ Ａ制御回路１３が第２の領域
Ｍ２のデータ転送を司るように第１及び第２のＤＭＡ制
御回路１２．１３をセットする。これ忙より、まず第１
のＤＭＡ制御１ｌｉ２１路１２の制御の基に第１の領域
Ｍ１のデータのデータ送信部１６への転送が行われる。
この第１のＤｋｌＡ制御回路１２によるデータ転送が終
了すると、ライン２６ＫＤＭＡ終了信号が発生し、、こ
れがＯＲグー）２０を介してＤＭＡ選択スイッチ１９に
加わり、 Ｌ）Ａ４Ａ選択スイッチ】９は第２のＤＭＡ
制御回路１３乞選釈する信号を発生する。この結果、第
２のＤＭＡ制御回路１３の制御のもとに第２の領域Ｍ２
のデータがデータ送信部１６に転送される。これと同時
に、既にデータ転送が終了した第１のＤＭＡ制御回ｗ８
】２を、ＣＰＴＪｌｏによって第３の領域Ｎ３のデータ
転送を実行するための状態にセラトスる。このセットは
、ライン２８のＤＭＡ切替通知信号に応答してＣＰＵｌ
０が行う。第２のＤＭＡ制御回路１３に基づ（第２の領
域Ｍ２のデータ転送が終了すると、ライン２７ＫＤＭＡ
終了信号が発生し、第１のＤＭＡ制御回路１２が第３の
領域Ｍ３のデータを転送する状態に切替えられる。
了すると、ライン２６ＫＤＭＡ終了信号が発生し、、こ
れがＯＲグー）２０を介してＤＭＡ選択スイッチ１９に
加わり、 Ｌ）Ａ４Ａ選択スイッチ】９は第２のＤＭＡ
制御回路１３乞選釈する信号を発生する。この結果、第
２のＤＭＡ制御回路１３の制御のもとに第２の領域Ｍ２
のデータがデータ送信部１６に転送される。これと同時
に、既にデータ転送が終了した第１のＤＭＡ制御回ｗ８
】２を、ＣＰＴＪｌｏによって第３の領域Ｎ３のデータ
転送を実行するための状態にセラトスる。このセットは
、ライン２８のＤＭＡ切替通知信号に応答してＣＰＵｌ
０が行う。第２のＤＭＡ制御回路１３に基づ（第２の領
域Ｍ２のデータ転送が終了すると、ライン２７ＫＤＭＡ
終了信号が発生し、第１のＤＭＡ制御回路１２が第３の
領域Ｍ３のデータを転送する状態に切替えられる。
上述の如くメモリ１１のデータを転送すると。
第１．第２及び第３の領ｔＲＭ、、 Ｍ、、 Ｎ３が不
連続であっても、連続していると等価な状態でデータが
送信部１６に転送される。これにより、データ送信部１
６は、第３図に模式的に示す如く、第１の領域ＭＩに対
応するで−４１と第２の領域Ｍ２に対応するデータ２と
第３の領域Ｍ、に対応するデータ３とを１つのデータブ
ロックとなる様に連続的に配置したものを同期フラグパ
ターンＦをつけて送出する。なお、フラグパターンＦは
、相手の受信部と同期をとるためのものであり、データ
送信部１６が自動的に送出する。
連続であっても、連続していると等価な状態でデータが
送信部１６に転送される。これにより、データ送信部１
６は、第３図に模式的に示す如く、第１の領域ＭＩに対
応するで−４１と第２の領域Ｍ２に対応するデータ２と
第３の領域Ｍ、に対応するデータ３とを１つのデータブ
ロックとなる様に連続的に配置したものを同期フラグパ
ターンＦをつけて送出する。なお、フラグパターンＦは
、相手の受信部と同期をとるためのものであり、データ
送信部１６が自動的に送出する。
上述から明らかな如く、第１図の装置によれば。
不連続な領域Ｍ１． Ｎ２１Ｍ３のデータ１．２．３を
連続させ、１つのデータブロックとして送出することか
できる。なお、データブロックの長さを、メモリ１１の
領域の数を増やすこと、又は第１〜第３の領域Ｍ１〜Ｍ
３を繰返して使用することによって変えることができる
。
連続させ、１つのデータブロックとして送出することか
できる。なお、データブロックの長さを、メモリ１１の
領域の数を増やすこと、又は第１〜第３の領域Ｍ１〜Ｍ
３を繰返して使用することによって変えることができる
。
（受信動作）
Ｃ）’ＬＩＩＯがライン２４によって受信モードを指定
すると、第１及び第２のＤＭＡ制御回路＋２゜１３は、
データ受信部１５のデータをメモリ１１に転送する制御
状態になる。この時、Ｗ、４図に示す如く受信データブ
ロックのデータ１をメモリ】１の第４の領域Ｍ４に転送
し、データ２をメモリ】】の第５の領域Ｍ５に転送する
ようにセットする。
すると、第１及び第２のＤＭＡ制御回路＋２゜１３は、
データ受信部１５のデータをメモリ１１に転送する制御
状態になる。この時、Ｗ、４図に示す如く受信データブ
ロックのデータ１をメモリ】１の第４の領域Ｍ４に転送
し、データ２をメモリ】】の第５の領域Ｍ５に転送する
ようにセットする。
これにより、まず、データ受信部Ｉ５がら第４図に示す
データ配列のデータ】が第４の領ＭＭ、に転送される。
データ配列のデータ】が第４の領ＭＭ、に転送される。
第１のＤＭＡ制御回路】２の制御に基づくデータ１の転
送が終了すれば、ライン２６にＤＭＡ終了信号が発生し
、ＤＭＡ選択スイッチ１９の出力が反転し、第２の［）
ＭＡ制御回路１３に基づくデータ２の第５の領域Ｍ１１
への転送が行われる。こｔＬと同時に、データ３を第６
の領域Ｍ６に転送させるためのセットが第１のＩ） Ｍ
Ａ制御回路１２に対して実行される。このため、第２
のＬ）ＭＡ制御回路１３によるデータ２の転送が終了す
ると。
送が終了すれば、ライン２６にＤＭＡ終了信号が発生し
、ＤＭＡ選択スイッチ１９の出力が反転し、第２の［）
ＭＡ制御回路１３に基づくデータ２の第５の領域Ｍ１１
への転送が行われる。こｔＬと同時に、データ３を第６
の領域Ｍ６に転送させるためのセットが第１のＩ） Ｍ
Ａ制御回路１２に対して実行される。このため、第２
のＬ）ＭＡ制御回路１３によるデータ２の転送が終了す
ると。
第１のＩＪＭＡ制御回路１２に基ついて直ちにデータ３
を第６の領域Ｍ６に転送することができる。この結果、
メモリ１１０単位領域Ｍ、ｆＶ＋、、Ｎ６のデータ格納
容量以上の長いデータブロックがへカしても、これを確
実に領域Ｍ４１Ｍ、、Ｎ６に格納するととができる。
を第６の領域Ｍ６に転送することができる。この結果、
メモリ１１０単位領域Ｍ、ｆＶ＋、、Ｎ６のデータ格納
容量以上の長いデータブロックがへカしても、これを確
実に領域Ｍ４１Ｍ、、Ｎ６に格納するととができる。
第５図はメモリ１】の単位領域Ｍ４． Ｍｌｌ、 Ｍｅ
よりも短いデータブロックが連続して伝送路１８からデ
ータ受信部１５に入力した場合の動作を説明するもので
ある。この時も、Ｃ’）’ＵＩＯがライン２４によって
第１及び第２のＬ）ＭＡ制御回路１２゜１３に受信指令
を送る。また、データセットライン２５によシ、第１の
Ｄ Ｍ Ａ ｆｆｆｌＪ御回路Ｉ２を第４の領域Ｍ４に
セットと、第２のＤＭＡ制御回路】３を第５の領域Ｍ、
にセットする。そして、ブロック１のデータを第４の領
域Ｍ４に転送する。この場合。
よりも短いデータブロックが連続して伝送路１８からデ
ータ受信部１５に入力した場合の動作を説明するもので
ある。この時も、Ｃ’）’ＵＩＯがライン２４によって
第１及び第２のＬ）ＭＡ制御回路１２゜１３に受信指令
を送る。また、データセットライン２５によシ、第１の
Ｄ Ｍ Ａ ｆｆｆｌＪ御回路Ｉ２を第４の領域Ｍ４に
セットと、第２のＤＭＡ制御回路】３を第５の領域Ｍ、
にセットする。そして、ブロック１のデータを第４の領
域Ｍ４に転送する。この場合。
ブロックｌの長さが短いために、第４の領域Ｍ４がブロ
ック】で満たされず、ＤＭＡ終了信号がライン２６に得
られない。しかし、各ブロック間にフラグパターンＦが
配置されているので、これがブロック終了検出部】７に
よって検出され、ブロック終了検出信号が発生し、これ
がＯＲゲート２゜を介してＤＭＡ選択スイッチ１９ｉｃ
供給される。
ック】で満たされず、ＤＭＡ終了信号がライン２６に得
られない。しかし、各ブロック間にフラグパターンＦが
配置されているので、これがブロック終了検出部】７に
よって検出され、ブロック終了検出信号が発生し、これ
がＯＲゲート２゜を介してＤＭＡ選択スイッチ１９ｉｃ
供給される。
これによりｌ）ＭＡ終了信号発生時と同一の制御状態が
得られ、第２のＤ Ｍ Ａ ｔｆｆｉＪｍ＠Ｎ ２３が
ブロック２のデータを第５の領域Ｍ５に転送させる。従
って短いデータブロックであっても効率良く伝送するこ
とが可能になる。
得られ、第２のＤ Ｍ Ａ ｔｆｆｉＪｍ＠Ｎ ２３が
ブロック２のデータを第５の領域Ｍ５に転送させる。従
って短いデータブロックであっても効率良く伝送するこ
とが可能になる。
本発明は上述の実施例に限定されるものでなく、変形可
能なものである。例えば、送信のみ行う場合にも適用可
能である。寸だ、メモリ】】の第１〜第３の領域Ｍ１〜
Ｍ、を送信用、第４〜＠６の領域Ｍ４〜Ｍ６を受信用と
したが、この様に分けないで共通の領域を時分割で使用
することもできる。また。
能なものである。例えば、送信のみ行う場合にも適用可
能である。寸だ、メモリ】】の第１〜第３の領域Ｍ１〜
Ｍ、を送信用、第４〜＠６の領域Ｍ４〜Ｍ６を受信用と
したが、この様に分けないで共通の領域を時分割で使用
することもできる。また。
ＤＭＡ制御回路の数を更に増やしてもよい。
上述の如く１本発明によれば、メモリにおける不連続な
領域のデータを連続的罠配置させて伝送することが可能
になる。
領域のデータを連続的罠配置させて伝送することが可能
になる。
第１図は本発明の実施例に保わるデータ伝送装置を示す
ブロック図。 第２図は第１図のデータ送信部の構成を示すブロック図
。 第３図は送信を説明する図。 第４図は受信を示す図。 第５図は短いデータを示す図である。 １１・・・メモリ、】２・・・第１のＤＭＡ制御回路。 １３・・・第２のＤＭＡ制御回路、１４・・・データ送
受信装置、１９・・・ＤＭＡ選択スイッチ、２１・・・
データバス。 代 理 人 高 野 則 次Ｍ２内 第３図 ご−−一一一−−デーグア゛′口・ソクーー：
：第４因 第５図
ブロック図。 第２図は第１図のデータ送信部の構成を示すブロック図
。 第３図は送信を説明する図。 第４図は受信を示す図。 第５図は短いデータを示す図である。 １１・・・メモリ、】２・・・第１のＤＭＡ制御回路。 １３・・・第２のＤＭＡ制御回路、１４・・・データ送
受信装置、１９・・・ＤＭＡ選択スイッチ、２１・・・
データバス。 代 理 人 高 野 則 次Ｍ２内 第３図 ご−−一一一−−デーグア゛′口・ソクーー：
：第４因 第５図
Claims (1)
- （１）不連続な複数の記憶領域を有するメモリと、前記
メモリに接続されたデータ送信部と、 前記メモリのデータをＤＭＡ制御で前記データ送信部に
転送するための複数個のＤＭＡ制御回路と、 前記複数個のＤＭＡ制御回路の各々から出力されるＤＭ
Ａ終了信号により前記複数個のＤＭＡ制御回路のいずれ
かを動作させる為のＤＭＡ選択スイッチと から成り、前記複数個のＤＭＡ制御回路のうち１個の動
作を開始させることにより、前記動作中のＤＭＡ制御回
路が終了することにより出力される前記ＤＭＡ終了信号
により前記ＤＭＡ選択スイッチを切り替えて、他の前記
ＤＭＡ制御回路を動作させるように構成されていること
を特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281057A JPH081630B2 (ja) | 1986-11-26 | 1986-11-26 | データ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281057A JPH081630B2 (ja) | 1986-11-26 | 1986-11-26 | データ送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133253A true JPS63133253A (ja) | 1988-06-06 |
| JPH081630B2 JPH081630B2 (ja) | 1996-01-10 |
Family
ID=17633707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281057A Expired - Fee Related JPH081630B2 (ja) | 1986-11-26 | 1986-11-26 | データ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081630B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172107A (ja) * | 2004-12-15 | 2006-06-29 | Sharp Corp | データ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114629A (ja) * | 1982-12-21 | 1984-07-02 | Nec Corp | 連鎖デ−タ制御方式 |
| JPS60239854A (ja) * | 1984-05-15 | 1985-11-28 | Mitsubishi Electric Corp | 分散形デ−タ処理システム |
-
1986
- 1986-11-26 JP JP61281057A patent/JPH081630B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114629A (ja) * | 1982-12-21 | 1984-07-02 | Nec Corp | 連鎖デ−タ制御方式 |
| JPS60239854A (ja) * | 1984-05-15 | 1985-11-28 | Mitsubishi Electric Corp | 分散形デ−タ処理システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172107A (ja) * | 2004-12-15 | 2006-06-29 | Sharp Corp | データ処理装置 |
| JP4560398B2 (ja) * | 2004-12-15 | 2010-10-13 | シャープ株式会社 | データ処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081630B2 (ja) | 1996-01-10 |
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