JPS63266997A - 監視制御方式 - Google Patents
監視制御方式Info
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- JPS63266997A JPS63266997A JP10071087A JP10071087A JPS63266997A JP S63266997 A JPS63266997 A JP S63266997A JP 10071087 A JP10071087 A JP 10071087A JP 10071087 A JP10071087 A JP 10071087A JP S63266997 A JPS63266997 A JP S63266997A
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- Japan
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- signal
- processing circuit
- signal processing
- response
- control
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- 230000005540 biological transmission Effects 0.000 claims abstract description 35
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 238000012544 monitoring process Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 20
- 230000008054 signal transmission Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
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- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
監視ユニットにて、複数の被監視ユニットを監視制御す
る監視制御システムにおいて、伝送路の利用効率を向上
し、全部の被監視ユニットを制御する処理時間を短くす
る為に、制御信号送信の為の処理及び送信を行う第1の
信号処理回路と、応答信号受信と処理を行う第2の信号
処理回路とを設け、該第、1の信号処理回路で制御信号
送信中は該第2の信号処理回路で応答信号の処理を行い
、該第2の信号処理回路で応答信号受信中は該第1の信
号処理回路で制御信号の処理を行うようにしたものであ
る。
る監視制御システムにおいて、伝送路の利用効率を向上
し、全部の被監視ユニットを制御する処理時間を短くす
る為に、制御信号送信の為の処理及び送信を行う第1の
信号処理回路と、応答信号受信と処理を行う第2の信号
処理回路とを設け、該第、1の信号処理回路で制御信号
送信中は該第2の信号処理回路で応答信号の処理を行い
、該第2の信号処理回路で応答信号受信中は該第1の信
号処理回路で制御信号の処理を行うようにしたものであ
る。
本発明は、例えば、チャネル数の多い伝送装置のチャネ
ルユニットの監視制御等に使用する、監視ユニットにて
、伝送路を介して複数の被監視ユニットを監視制御する
監視制御システムの監視制御方式の改良に関する。
ルユニットの監視制御等に使用する、監視ユニットにて
、伝送路を介して複数の被監視ユニットを監視制御する
監視制御システムの監視制御方式の改良に関する。
上記監視制御方式では、伝送路を効率よく利用し、全部
の被監視ユニット1〜nを監視制御する処理時間を短く
出来ることが望ましい。
の被監視ユニット1〜nを監視制御する処理時間を短く
出来ることが望ましい。
以下従来例を図を用いて説明する。
第5図は従来例の監視ユニットのブロック図、第6図は
第5図の場合の処理のタイムチャートである。
第5図の場合の処理のタイムチャートである。
図中10”は監視ユニット、14はスリーステートトラ
ンシーバ、15は伝送路、20はクロック発生器、21
゛はマイクロプロセッサ(以下MPUと称す)、23は
制御信号入力部、24はデータ入力レジスタ、25はR
AM、26”はプログラムを内蔵しているR OM、2
7は制御信号入力レジスタ、28は応答信号出力レジス
タ、31はデータ出力レジスタ、32は表示信号出力部
を示す。
ンシーバ、15は伝送路、20はクロック発生器、21
゛はマイクロプロセッサ(以下MPUと称す)、23は
制御信号入力部、24はデータ入力レジスタ、25はR
AM、26”はプログラムを内蔵しているR OM、2
7は制御信号入力レジスタ、28は応答信号出力レジス
タ、31はデータ出力レジスタ、32は表示信号出力部
を示す。
被監視ユニン)1,2,3. ・・・nの制御信号が
、制御信号入力部23に入力すると、MPU21”の、
ROM26’ の内蔵しているプログラムに従う制御に
より、被監視ユニット1.2,3゜・・・nに対する制
御信号をデータ入力レジスタ24に取り込み、処理を行
い、制御信号入力レジスタ27に入力し、スリーステー
トトランシーバ14を介して制御信号を伝送路15を介
して被監視ユニット!、2.3. ・・・nに順次送
信する。
、制御信号入力部23に入力すると、MPU21”の、
ROM26’ の内蔵しているプログラムに従う制御に
より、被監視ユニット1.2,3゜・・・nに対する制
御信号をデータ入力レジスタ24に取り込み、処理を行
い、制御信号入力レジスタ27に入力し、スリーステー
トトランシーバ14を介して制御信号を伝送路15を介
して被監視ユニット!、2.3. ・・・nに順次送
信する。
この制御信号に対応して被監視ユニット1.2゜3、・
・・nより順次送られてくる応答信号を、又MPυ21
°の、ROM26’ の内蔵しているプログラムに従う
制御により、スリーステートトランシーバ14を介して
受信し、応答信号出力レジスタ28に取り込み、処理を
行い、処理結果の信号をデータ出力レジスタ31に送り
、表示信号出力部32にて表示する。
・・nより順次送られてくる応答信号を、又MPυ21
°の、ROM26’ の内蔵しているプログラムに従う
制御により、スリーステートトランシーバ14を介して
受信し、応答信号出力レジスタ28に取り込み、処理を
行い、処理結果の信号をデータ出力レジスタ31に送り
、表示信号出力部32にて表示する。
このようにして監視ユニット10°にて、被監視ユニッ
l−1,2,3,・・・nの監視制御を行〔発明が解決
しようとする問題点〕 、しかしながら、この場合は、信号処理回路が1つであ
るので、MPU21°が各被監視ユニットに対して制御
信号を送信する為の処理及び制御信号の送信の、第6図
(A)のHレベルで示す間は、スリーステートトランシ
ーバ14を下り方向伝送状態に、又各被監視ユニットよ
りの応答信号受信。
l−1,2,3,・・・nの監視制御を行〔発明が解決
しようとする問題点〕 、しかしながら、この場合は、信号処理回路が1つであ
るので、MPU21°が各被監視ユニットに対して制御
信号を送信する為の処理及び制御信号の送信の、第6図
(A)のHレベルで示す間は、スリーステートトランシ
ーバ14を下り方向伝送状態に、又各被監視ユニットよ
りの応答信号受信。
応答信号処理の第6図CB)のHレベルで示す間は、ス
リーステートトランシーバ14を上り方向伝送状態に切
り替えている。
リーステートトランシーバ14を上り方向伝送状態に切
り替えている。
従って、制御信号送信の為の処理時間、応答信号処理時
間の間は、伝送路15は使用されておらず、伝送路15
の利用効率が悪く又被監視ユニット1−n迄を監視制御
する1フレームの時間は長くなる問題点がある。
間の間は、伝送路15は使用されておらず、伝送路15
の利用効率が悪く又被監視ユニット1−n迄を監視制御
する1フレームの時間は長くなる問題点がある。
第1図は本発明の原理ブロック図である。
監視ユニット10にて処理を行った制御信号は監視ユニ
ット10内に設けられたトランシーバ14を介して伝送
路15に出力される。
ット10内に設けられたトランシーバ14を介して伝送
路15に出力される。
伝送路15には複数の被監視ユニット1.2゜・・・が
接続されており上記監視ユニット10からの制御l信号
を順次受信する。
接続されており上記監視ユニット10からの制御l信号
を順次受信する。
これら被監視ユニット1,2. ・・・よりの応答信
号はトランシーバ14を介して監視ユニットlOで受信
され、所定の処理が行われる。
号はトランシーバ14を介して監視ユニットlOで受信
され、所定の処理が行われる。
監視ユニット10の内部に設けられた第1の信号処理回
路12と第2の信号処理回路13とは、同一のクロック
で動作し、共通のリセット回路11でリセットされ、同
期がとられている。第1の信号処理回路12は制御信号
を送信する為の処理及び送信を行う。−力筒2の信号処
理回路13は、応答信号受信と処理を行う。
路12と第2の信号処理回路13とは、同一のクロック
で動作し、共通のリセット回路11でリセットされ、同
期がとられている。第1の信号処理回路12は制御信号
を送信する為の処理及び送信を行う。−力筒2の信号処
理回路13は、応答信号受信と処理を行う。
第1の信号処理回路12又は該第2の信号処理回路13
は、制御信号送信が終われば直ぐ応答信号受信に切り替
えるようトランジーバエ4を制御する。又、第1の信号
処理回路12で制御信号送信中は該第2の信号処理回路
13で応答信号の処理を行い、該第2の信号処理回路1
3で応答信号受信中は該第1の信号処理回路12で制御
信号の処理を行うようにしている。
は、制御信号送信が終われば直ぐ応答信号受信に切り替
えるようトランジーバエ4を制御する。又、第1の信号
処理回路12で制御信号送信中は該第2の信号処理回路
13で応答信号の処理を行い、該第2の信号処理回路1
3で応答信号受信中は該第1の信号処理回路12で制御
信号の処理を行うようにしている。
制御信号を送信する為の処理及び送信を行う第1の信号
処理回路12と、応答信号受信と処理を行う第2の信号
処理回路13.との2つの信号処理回路は、同一のクロ
ックで動作し、共通のりセント回路11でリセットされ
同期がとられる。
処理回路12と、応答信号受信と処理を行う第2の信号
処理回路13.との2つの信号処理回路は、同一のクロ
ックで動作し、共通のりセント回路11でリセットされ
同期がとられる。
どちらかの信号処理回路により、制御信号送信が終われ
ば直ぐ応答信号受信に切り替え、又応答信号受信が終わ
れば直ぐ制御信号送信に切り替えるよう該トランシーバ
14を制御し、該第1の信号処理回路12で制御信号送
信中は該第2の信号処理回路13で応答信号の処理を行
い、該第2の信号処理回路13で応答信号受信中は該第
1の信号処理回路I2で制御信号の処理を行うようにし
ているので、伝送路15は空き時間なく利用され利用効
率は向上し又被監視ユニット1−n迄を監視制御する1
フレームの時間を短縮することが出来る。
ば直ぐ応答信号受信に切り替え、又応答信号受信が終わ
れば直ぐ制御信号送信に切り替えるよう該トランシーバ
14を制御し、該第1の信号処理回路12で制御信号送
信中は該第2の信号処理回路13で応答信号の処理を行
い、該第2の信号処理回路13で応答信号受信中は該第
1の信号処理回路I2で制御信号の処理を行うようにし
ているので、伝送路15は空き時間なく利用され利用効
率は向上し又被監視ユニット1−n迄を監視制御する1
フレームの時間を短縮することが出来る。
以下本発明の実施例に付き図に従って説明する。
第2図は本発明の実施例の監視ユニットのブロック図、
第3図は第2図の処理のタイムチャート、第4図は第2
図の別の処理のタイムチャートである。
第3図は第2図の処理のタイムチャート、第4図は第2
図の別の処理のタイムチャートである。
第2図では第1図の第1の信号処理回路12を、MPU
21.データ入力レジスタ24.RAM25、送信側処
理のプログラムを内蔵しているROM26.制御信号入
力レジスタ27にて構成し、被監視ユニット1.2,3
. ・・・nの制御信号が、制御信号人力部23に入
力すると、MPU21の、ROM26の内蔵しているプ
ログラムに従う制御により、被監視ユニットL 2,
3. ・・・nに対する制御信号をデータ入力レジス
タ24に取り込み、処理を行い、制御信号入力レジスタ
27に入力し、スリーステートトランシーバ14を介し
て制御信号を伝送路15を介して被監視ユニソ)1,2
,3. ・・・nに順次送信する。
21.データ入力レジスタ24.RAM25、送信側処
理のプログラムを内蔵しているROM26.制御信号入
力レジスタ27にて構成し、被監視ユニット1.2,3
. ・・・nの制御信号が、制御信号人力部23に入
力すると、MPU21の、ROM26の内蔵しているプ
ログラムに従う制御により、被監視ユニットL 2,
3. ・・・nに対する制御信号をデータ入力レジス
タ24に取り込み、処理を行い、制御信号入力レジスタ
27に入力し、スリーステートトランシーバ14を介し
て制御信号を伝送路15を介して被監視ユニソ)1,2
,3. ・・・nに順次送信する。
又第2の信号処理回路13を、MPU22.応答信号出
力レジスタ28.受信側処理のプログラムを内蔵してい
るROM29.RAM30.データ出力レジスタ31に
て構成し、制御信号に対応して被監視ユニッI−1,2
,3,・・・nより順次送られてくる応答信号を、又M
PU22の、ROM29の内蔵しているプログラムに従
う制御により、スリーステートトランシーバ14を介し
て受信し、応答信号出力レジスタ28に取り込み、処理
を行い処理結果の信号をデータ出力レジスタ31に送り
、表示信号出力部32にて表示する。
力レジスタ28.受信側処理のプログラムを内蔵してい
るROM29.RAM30.データ出力レジスタ31に
て構成し、制御信号に対応して被監視ユニッI−1,2
,3,・・・nより順次送られてくる応答信号を、又M
PU22の、ROM29の内蔵しているプログラムに従
う制御により、スリーステートトランシーバ14を介し
て受信し、応答信号出力レジスタ28に取り込み、処理
を行い処理結果の信号をデータ出力レジスタ31に送り
、表示信号出力部32にて表示する。
又MPU21,22はクロック発生器20のクロックに
て動作し、又リセット回路11にて同時にリセットされ
初期状態になるので、同期している。
て動作し、又リセット回路11にて同時にリセットされ
初期状態になるので、同期している。
又MPU21はROM26に内蔵しているプログラムに
より、制御信号の送信が終わる時、及び制御信号の処理
が終わる時のタイミングで、第3図(C)に示す切り替
え信号を出力し、スリーステートトランシーバ14を下
り方向伝送、上り方向伝送に切り替える。
より、制御信号の送信が終わる時、及び制御信号の処理
が終わる時のタイミングで、第3図(C)に示す切り替
え信号を出力し、スリーステートトランシーバ14を下
り方向伝送、上り方向伝送に切り替える。
従って、信号処理回路12による、制御信号送信の為の
処理は、第3図(A)に示す、スリーステートトランシ
ーバ14が上り方向伝送の間のLレベルの時に行い、制
御信号送信は、第3図(A)に示す、スリーステートト
ランシーバ14が下り方向伝送の間のHレベルの時に行
う。
処理は、第3図(A)に示す、スリーステートトランシ
ーバ14が上り方向伝送の間のLレベルの時に行い、制
御信号送信は、第3図(A)に示す、スリーステートト
ランシーバ14が下り方向伝送の間のHレベルの時に行
う。
又信号処理回路13による、応答信号受信は、第3図(
B)に示す、スリーステートトランシーバ14が上り方
向伝送の間のHレベルの時に行い、応答信号処理は、第
3図(B)に示す、スリーステートトランシーバ14が
下り方向伝送の間のLレベルの時に行う。
B)に示す、スリーステートトランシーバ14が上り方
向伝送の間のHレベルの時に行い、応答信号処理は、第
3図(B)に示す、スリーステートトランシーバ14が
下り方向伝送の間のLレベルの時に行う。
従って、伝送路15は空き時間なく有効に利用され、被
監視ユニット1〜n迄を監視制御するlフレームの時間
を短縮することが出来る。
監視ユニット1〜n迄を監視制御するlフレームの時間
を短縮することが出来る。
尚信号処理回路12にて、第4図(A)のスリーステー
トトランシーバ14が下り方向の状態のLレベルの間に
、被監視ユニットl −y n迄の制御信号送信の為の
処理を連続して行い、スリーステートトランシーバ14
が下り方向の状態のHレベルの間に、被監視ユニッt−
t−n迄の制御信号送信を連続して行い、又信号処理回
路13にて、第4図(B)のスリーステートトランシー
バ14が上り方向の状態のHレベルの間に、被監視ユニ
ット1〜nよりの応答信号受信を連続して行い、スリー
ステートトランシーバ14が下り方向の状態のLレベル
の間に、被監視ユニット1〜nよりの応答信号の処理を
連続して行うようにしてもよい。
トトランシーバ14が下り方向の状態のLレベルの間に
、被監視ユニットl −y n迄の制御信号送信の為の
処理を連続して行い、スリーステートトランシーバ14
が下り方向の状態のHレベルの間に、被監視ユニッt−
t−n迄の制御信号送信を連続して行い、又信号処理回
路13にて、第4図(B)のスリーステートトランシー
バ14が上り方向の状態のHレベルの間に、被監視ユニ
ット1〜nよりの応答信号受信を連続して行い、スリー
ステートトランシーバ14が下り方向の状態のLレベル
の間に、被監視ユニット1〜nよりの応答信号の処理を
連続して行うようにしてもよい。
このためには、スリーステートトランシーバ14の下り
方向伝送状態、上り方向伝送状態の切り替えを行う切り
替え信号の送信を、第4図(C)に示す如く、被監視ユ
ニソ) l−n迄の制御信号送信の為の処理を終わるタ
イミング及び被監視ユニット1〜n迄の制御信号送信の
終わるタイミングで信号処理回路12のプログラムにて
信号を出力して行う。
方向伝送状態、上り方向伝送状態の切り替えを行う切り
替え信号の送信を、第4図(C)に示す如く、被監視ユ
ニソ) l−n迄の制御信号送信の為の処理を終わるタ
イミング及び被監視ユニット1〜n迄の制御信号送信の
終わるタイミングで信号処理回路12のプログラムにて
信号を出力して行う。
このようにしても、伝送路15は空き時間なく有効に利
用され、被監視ユニソl−1−= n迄を監視制御する
1フレームの時間を短縮することが出来る。
用され、被監視ユニソl−1−= n迄を監視制御する
1フレームの時間を短縮することが出来る。
尚又、スリーステートトランシーバ14の切り替え信号
は、信号処理回路13のプログラムにて行うようにして
も勿論よい。
は、信号処理回路13のプログラムにて行うようにして
も勿論よい。
以上詳細に説明せる如く本発明によれば、伝送路を有効
に利用出来、被監視ユニット1〜n迄を監視制御する1
フレームの時間を短縮することが出来る効果がある。
に利用出来、被監視ユニット1〜n迄を監視制御する1
フレームの時間を短縮することが出来る効果がある。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例の監視ユニットのブロック図、
第3図は第2図の処理のタイムチャート、第4図は第2
図の別の処理のタイムチャート、第5図は従来例の監視
ユニットのブロック図、第6図は第5図の処理のタイム
チャートである。 図において、 1.2.3.nは被監視ユニット、 10.10” は監視ユニット、 11はリセット回路、 12.13は信号処理回路、 14はトランシーバ、スリーステートトランシーバ、 15は伝送路、 20はクロック発生器、 21.21’、・22はマイクロプロセッサ、23は制
御信号入力部、 24はデータ入力レジスタ、 25.30はRAM。 26.26’、29はROM。 27は制御信号入力レジスタ、 28は応答信号出力レジスタ、 31はデータ出力レジスタ、 32は表示信号出力部を示す。 7も元例iア北ff’J =7哀晩ユニッJnズa、7
り忍fi2UJ 12図へ幻l!−Qり4ムケイ−F 第ヲ斤 矛4図 イ芝米ザフ/7焦;pLコー二、、)−tyズ0ツク図
矛夕1図f))(q理りタ、(Aチー−八。1り/図
図の別の処理のタイムチャート、第5図は従来例の監視
ユニットのブロック図、第6図は第5図の処理のタイム
チャートである。 図において、 1.2.3.nは被監視ユニット、 10.10” は監視ユニット、 11はリセット回路、 12.13は信号処理回路、 14はトランシーバ、スリーステートトランシーバ、 15は伝送路、 20はクロック発生器、 21.21’、・22はマイクロプロセッサ、23は制
御信号入力部、 24はデータ入力レジスタ、 25.30はRAM。 26.26’、29はROM。 27は制御信号入力レジスタ、 28は応答信号出力レジスタ、 31はデータ出力レジスタ、 32は表示信号出力部を示す。 7も元例iア北ff’J =7哀晩ユニッJnズa、7
り忍fi2UJ 12図へ幻l!−Qり4ムケイ−F 第ヲ斤 矛4図 イ芝米ザフ/7焦;pLコー二、、)−tyズ0ツク図
矛夕1図f))(q理りタ、(Aチー−八。1り/図
Claims (1)
- 【特許請求の範囲】 監視ユニット(10)にて処理を行った制御信号を該監
視ユニット(10)内に設けたトランシーバ(14)を
介して伝送路(15)に接続された複数の被監視ユニッ
ト(1、2、・・・)に順次送信し、該複数の被監視ユ
ニット(1、2、・・・)よりの応答信号を該トランシ
ーバ(14)を介して受信し処理を行う監視制御システ
ムにおいて、 該監視ユニット(10)に、同一のクロックで動作し、
共通のリセット回路(11)でリセットされ同期がとれ
る、制御信号を送信する為の処理及び送信を行う第1の
信号処理回路(12)と、応答信号受信と処理を行う第
2の信号処理回路(13)とを設け、 該第1の信号処理回路(12)又は該第2の信号処理回
路(13)により、制御信号送信が終われば直ぐ応答信
号受信に切り替えるよう該トランシーバ(14)を制御
し、 該第1の信号処理回路(12)で制御信号送信中は該第
2の信号処理回路(13)で応答信号の処理を行い、該
第2の信号処理回路(13)で応答信号受信中は該第1
の信号処理回路(12)で制御信号の処理を行うように
したことを特徴とする監視制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10071087A JPS63266997A (ja) | 1987-04-23 | 1987-04-23 | 監視制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10071087A JPS63266997A (ja) | 1987-04-23 | 1987-04-23 | 監視制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63266997A true JPS63266997A (ja) | 1988-11-04 |
Family
ID=14281230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10071087A Pending JPS63266997A (ja) | 1987-04-23 | 1987-04-23 | 監視制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63266997A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02153697A (ja) * | 1988-12-06 | 1990-06-13 | Meidensha Corp | ディジタル制御の入出力同期化方法 |
-
1987
- 1987-04-23 JP JP10071087A patent/JPS63266997A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02153697A (ja) * | 1988-12-06 | 1990-06-13 | Meidensha Corp | ディジタル制御の入出力同期化方法 |
JP2722569B2 (ja) * | 1988-12-06 | 1998-03-04 | 株式会社明電舎 | ディジタル制御の入出力同期化方法 |
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