KR930003450B1 - 패리티변환방식을 이용한 프로세서간 데이터 송수신 장치 - Google Patents

패리티변환방식을 이용한 프로세서간 데이터 송수신 장치 Download PDF

Info

Publication number
KR930003450B1
KR930003450B1 KR1019890002421A KR890002421A KR930003450B1 KR 930003450 B1 KR930003450 B1 KR 930003450B1 KR 1019890002421 A KR1019890002421 A KR 1019890002421A KR 890002421 A KR890002421 A KR 890002421A KR 930003450 B1 KR930003450 B1 KR 930003450B1
Authority
KR
South Korea
Prior art keywords
processor
processors
data
parity
address
Prior art date
Application number
KR1019890002421A
Other languages
English (en)
Other versions
KR900013404A (ko
Inventor
오병록
Original Assignee
주식회사금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사금성사, 이헌조 filed Critical 주식회사금성사
Priority to KR1019890002421A priority Critical patent/KR930003450B1/ko
Publication of KR900013404A publication Critical patent/KR900013404A/ko
Application granted granted Critical
Publication of KR930003450B1 publication Critical patent/KR930003450B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Communication Control (AREA)

Abstract

내용 없음.

Description

패리티변환방식을 이용한 프로세서간 데이터 송수신 장치
제1도는 일반적인 프로세서의 송수신 데이터 포멧.
제2도는 종래 프로세서의 데이터 송수신 동작을 나타내는 플로우 챠트.
제3도는 종래의 프로세서간 관계도.
제4도는 본발명에 의한 프로세서 구성도.
제5도는 본발명에 의한 프로세서의 데이터 송수신 동작을 나타내는 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명
CPU : 마이크로프로세서 P1,P2-Pn: 프로세서
2 : 딥스위치 3 : 어싱크로나이즈 시리얼 데이터 송수신장치
4 : 글로벌버스(GLOBAL BUS)
본 발명은 프로세서간의 데이터전송에 관련된 것으로서 다숨의 관련전송 특히 마스터/슬레이브 프로세서(MASTER/SLAVE PROCESSOR)일 경우에 효율적인 데이터전송이 이루어지게한 어싱크로나이즈(Asynchronous) 데이터전송이 패리티변환방식을 이용한 프로세서간 데이터 송수신 장치에 관한 것이다.
본 발명은 다수의 프로세서중 해당프로세서만이 전송되는 데이터를 수신하도록 패리티를 변환시켜 탐에 불필요한 로드(load)가 발생됨이 없도록 하고 데이터처리를 위한 소프트웨어의 구성도 간소화 되도록한 것이다.
일반적으로 어싱크로나이즈 데이터전송방법을 사용하는 다수개의 프로세서간의 통신은 각 프로세서가 자신에게 오는 데이터인지 아닌지를 인식하기 위해 제1도와 같은 메세지 포멧(FORMAT)을 갖도록 한다. 따라서 전송되오는 모든 데이터를 수신하여 처리를 해야되는 제3도는 이러한 일반적인 프로세서간의 구성관계를 나타내었고 이러한 구성의 프로세서는 제2도와 같은 프로그램을 갖추었다.
제3도와 같이 다수의 프로세서(P1,P2-Pn)가 글러벌 버스(4 ; global Bus)를 통해 데이터 송수신을 할 경우 프로세서(P3)에서 프로세서(P1)로 데이터를 전송하려면 제1도와 같은 메세지포멧을 송신하게 되며 이러한 데이터는 글로벌버스이므로 모든 프로세서(P1,P2,P4-Pn)가 수신을 하게 되는데 프로세서(P1)를 제외한 타프로세서는 자기어드레스가 아니므로 계속 수신중인 상태로 있게 된다. 여기서 프로세서(P1)로 보내지는 데이터중에 다른 프로세서에도 해당하는 어드레스값들이 있게 되면 타프로세서들도 수신을 수행하여 자신이 수신해야될 메세지인가를 수신한 데이터수를 카운트하여 비교하게 되었다.
이와같이 다른 기기로 송신되는 데이터가 자신의 어드레스와 동일할 경우 메세지의 끝을 인지할 때까지 계속 정상수신을 하도록 했으므로 프로세서간에 불필요한 로드(Load)가 발생되고 이에따라 효율이 감소되게 되며 이러한 수행을 위한 소프트웨어의 구성도 복잡하게 되는 문제가 있었다.
본발명은 상기의 제반문제를 해소코져 창출한 것으로 송수신에 해당되는 기기만이 별도의 패리티로 변환되어 타기기가 불필요한 작동을 하지 않도록한 패리티 변환방식을 이용한 데이터 송수신장치를 제공하였다. 즉, 제4도와 같이 마이크로프로세서(CPU)의 입출력포트에 각 프로세서의 어드레스를 지정하기 위한 딥스 위치(Dip SW ; 2)를 연결하고 또한 어싱크로나이즈(asynchonors) 시리얼 송수신장치(이하 송수신장치라함)(3)를 입출력포트에 연결하여 하나의 프로세서를 구성하며 여기에 제3도에서와 같은 다수의 프로세서간에 설치된 글로벌버스(4)를 상기 비동기직렬 송수신장치(3)에 연결하여서 본발명을 구성하였다.
또한 상기 마이크로프로세서(CPU)는 제5도와 같은 소정의 패리티 변환방식의 프로세서간 데이터 전송 프로그램을 구비하고 있다. 이러한 본발명의 동작을 상세히 설명하면 다음과 같다.
먼저 각 프로세서(P1,P2-Pn)들은 초기화과정에서 딥스위치(2)에 의해 어드레스가 지정(스텝 101)되어 이 정해진 프로세서 어드레스를 읽어들여 자기프로세서의 어드레스로 한다. 이후, 프로세서(P3)가 프로세서(P1)로 데이터를 송신할 경우에 제5도의 플로우챠트에서와 같이 짝수패리티(Parity)를 설정(스텝 102)하고 수신해야할 해당프로세서의 어드레스를 송출(스텝 103)(104)하면 타프로세서는 자기어드레스가 아니므로 짝수패리트 상태를 유지하고, 해당프로세서인 프로세서(P1)만이 홀수패리티를 설정(스텝 105)하여 수신상태로 전환(스텝 106)된다.
이때 송신측에서도 송신을 위해 홀수패리티를 설정한후 데이터를 전송하게 되는데 타프로세서는 패리티가 상이하므로 에러처리로 되어 수신을 행하지 않게 되고 통신정보중에 자기어드레스와 동일한 데이터가 전송되어도 수신을 행하지 않으며 프로세서(P1)만이 수신을 행하게 된다. 송신측에서는 즉 프로세서(P3)는 송신을 끝낸뒤 다시 짝수패리티를 설정하는데 수신측인 프로세서(P1)는 수신하는 데이터의 끝이 인지(스텝 107)되면 짝수패리티를 설정(스텝 108)하여 자기어드레스 수신을 위한 상태로 전환한다.
한편, 홀수, 짝수패리티의 설정은 일반적인 시리얼송수신장치를 제어하는 방법에 따라 8비트 데이터버스를 통해 설정하고 패리티 에러는 시리얼송수신장치를 통해 읽어낸다.
이와같이 본발명은 다수프로세서간의 통신을 패리티 변환방식을 이용하여서 해당프로세서만이 통신을 행하고 타프로세서는 통신을 행하지 않도록 하여 프로세서간의 불필요한 로드가 없게 되며, 수행을 위한 소프트웨어의 구성이 매우 용이하고 오동작 또한 극소화되도록 되었다. 또한 이러한 본발명을 이용하여 마스터(Master)에 의한 폴링(Polling) 방법으로 버스 사용권을 운용할 경우에는 버스운용의 효율을 극대화할 수 있다.

Claims (2)

  1. 글로벌버스를 이용하여 다수의 프로세서간에 송수신을 행하는 것에 있어서, 각 프로세서(P1,P2,P3-Pn)에는 자기어드레스를 지정하기 위한 딥(DIP)스위치(2)의 글로벌버스에 연결된 비동기 직렬송수신장치(3)가 패리티 변환방식의 프로세서간 데이터 전송제어용 마이크로프로세서(CPU)에 연결되어 구비되는 것을 특징으로 하는 패리티 변환방식을 이용한 프로세서간 데이터 송수신장치.
  2. 제1항에 있어서, 상기 마이크로프로세서(CPU)는 수신하는 프로세서를 알릴때의 패리티와 그 기기가 수신하여야 하는 데이터의 패리티를 다르게 하여 다른 프로세서들이 데이터중의 어드레스와 같은 값을 자기 어드레스를 처리하지 않도록 하는 일련의 패리티 변환방식의 프로세서간 데이터 전송하는 프로그램이 구비된 구성을 특징으로 하는 패리티 변환방식을 이용한 프로세서간 데이터 송수신장치.
KR1019890002421A 1989-02-28 1989-02-28 패리티변환방식을 이용한 프로세서간 데이터 송수신 장치 KR930003450B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019890002421A KR930003450B1 (ko) 1989-02-28 1989-02-28 패리티변환방식을 이용한 프로세서간 데이터 송수신 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890002421A KR930003450B1 (ko) 1989-02-28 1989-02-28 패리티변환방식을 이용한 프로세서간 데이터 송수신 장치

Publications (2)

Publication Number Publication Date
KR900013404A KR900013404A (ko) 1990-09-05
KR930003450B1 true KR930003450B1 (ko) 1993-04-29

Family

ID=19284134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890002421A KR930003450B1 (ko) 1989-02-28 1989-02-28 패리티변환방식을 이용한 프로세서간 데이터 송수신 장치

Country Status (1)

Country Link
KR (1) KR930003450B1 (ko)

Also Published As

Publication number Publication date
KR900013404A (ko) 1990-09-05

Similar Documents

Publication Publication Date Title
US5063494A (en) Programmable data communications controller
AU594057B2 (en) Communication system
US4075691A (en) Communication control unit
US3961139A (en) Time division multiplexed loop communication system with dynamic allocation of channels
US5958024A (en) System having a receive data register for storing at least nine data bits of frame and status bits indicating the status of asynchronous serial receiver
US20010044862A1 (en) Serializing and deserialing parallel information for communication between devices for communicating with peripheral buses
CN111858459B (zh) 处理器及计算机
KR930003450B1 (ko) 패리티변환방식을 이용한 프로세서간 데이터 송수신 장치
US5528768A (en) Multiprocessor communication system having a paritioned main memory where individual processors write to exclusive portions of the main memory and read from the entire main memory
JP2006304011A (ja) インタフェース回路
CN113672536B (zh) 一种数据存储系统、存储模块和数据存储方法
US6577624B1 (en) System for controlling a telephony device bus in a switching system
JP2538949B2 (ja) システム間通信制御装置
KR920004415B1 (ko) 데이타 전송회로 및 방법
JP2739789B2 (ja) データ送受信システム
CN117708035A (zh) Ad芯片的通信系统和方法
JPH06232879A (ja) トークン検出制御ネットワーク
JP2001188770A (ja) １チップマイクロコンピュータ
JPS62226365A (ja) 分散形計算機システムの異常伝達機構
KR0138394B1 (ko) 전전자 교환기에서의 입출력 단말접속 정합 장치
JPH0814809B2 (ja) インテリジエントｉ／ｏ装置
US5010548A (en) Scanner interface for the line adapters of a communication controller
JPH0658655B2 (ja) シリアルｉ／ｏ方式
JPH10198625A (ja) アドレス変換装置
KR20000047242A (ko) 메인 프로세서와 다수의 서브프로세서간의 데이터통신장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19981221

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee