JPS59114629A - 連鎖デ−タ制御方式 - Google Patents
連鎖デ−タ制御方式Info
- Publication number
- JPS59114629A JPS59114629A JP22472682A JP22472682A JPS59114629A JP S59114629 A JPS59114629 A JP S59114629A JP 22472682 A JP22472682 A JP 22472682A JP 22472682 A JP22472682 A JP 22472682A JP S59114629 A JPS59114629 A JP S59114629A
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- JP
- Japan
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- switching
- data
- circuit
- communication line
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は連鎖データ制御方式、特にデータ通信において
連鎖データ伝送機能を持つ相手装置を接続するデータ処
理装置の連鎖データ制御方式に関する。
連鎖データ伝送機能を持つ相手装置を接続するデータ処
理装置の連鎖データ制御方式に関する。
従来の連鎖データ制御方式は、連鎖データの間隔が短時
間に拘らず処理すべき仕事が多いので、連鎖データをデ
ータ毎に交互に受信し記憶装置（略号ＭＭ）に送出する
二つの直接メモリアクセス回路（略号ＤＭＡ）’を備え
、受信するデータ処理装置の中央処理装置（略号ＣＰＵ
）が前記二つの直接メモリアクセス回路を切替え制御す
る。これにつめて、図面を参照して説明する。
間に拘らず処理すべき仕事が多いので、連鎖データをデ
ータ毎に交互に受信し記憶装置（略号ＭＭ）に送出する
二つの直接メモリアクセス回路（略号ＤＭＡ）’を備え
、受信するデータ処理装置の中央処理装置（略号ＣＰＵ
）が前記二つの直接メモリアクセス回路を切替え制御す
る。これにつめて、図面を参照して説明する。
第１図は従来の連鎖データ制御方式の一構成例を示す機
能ブロック図、又第２図は第１図のデータ回線（通信回
線）１１に伝送されるパケットデータのフレームフォー
マットを示すフォーマット図である。第１図において、
データ回線１１は受信器（ＲＦＣ） １２に接続され、
パケットデータが伝送される。受信器（ＲＥＣ）１２は
回線１１からパケットデータを受信し、同期信号により
一オクテット（８ビツト）毎の受信符号を直接メモリア
クセス部１３に転送する。この直接メモリアクセス部１
３は二つのメモリアクセス回路（ＤＭＡ１．ＤＭＡ２）
１３１．１３２及びこの二つの回路（ＤＭＡＩ 、 Ｄ
ＭＡ ２ ）１３１．１３２ｔ−それぞれ切替える切替
回路１３３を備える。前記受信器（ＲＥＣ）１２及び直
接メモリアクセス部１３はその受信情報を中央処理装置
（ＣＰＵ）１６によりデータバス１５を介して取り出さ
れる。
能ブロック図、又第２図は第１図のデータ回線（通信回
線）１１に伝送されるパケットデータのフレームフォー
マットを示すフォーマット図である。第１図において、
データ回線１１は受信器（ＲＦＣ） １２に接続され、
パケットデータが伝送される。受信器（ＲＥＣ）１２は
回線１１からパケットデータを受信し、同期信号により
一オクテット（８ビツト）毎の受信符号を直接メモリア
クセス部１３に転送する。この直接メモリアクセス部１
３は二つのメモリアクセス回路（ＤＭＡ１．ＤＭＡ２）
１３１．１３２及びこの二つの回路（ＤＭＡＩ 、 Ｄ
ＭＡ ２ ）１３１．１３２ｔ−それぞれ切替える切替
回路１３３を備える。前記受信器（ＲＥＣ）１２及び直
接メモリアクセス部１３はその受信情報を中央処理装置
（ＣＰＵ）１６によりデータバス１５を介して取り出さ
れる。
この中央処理装置（ＣＰＵ）１６は、受信器（ＲＦＣ）
１２で受信したーオクテット毎のビットパターンを取出
し、受信器（ＲＥＣ）１２でのＣＲＣ（巡回符号チェッ
ク）演算結果を調べ、直接メモリアクセス部」３から記
憶装置（ＭＭ）１７の指定された番地に受信データを−
オクテット宛転送Φ記憶させ、且つ切替回路ｉａａ ｔ
−制御してメモリアクセス回路（ＤＭＡＩ、ＤＭＡ２）
１３１，１３２を切替える。これら中央処理装置（ＣＰ
Ｕ）１６の動作は、−オクテツト毎に符号確認をして進
行するので、６４Ｋｂｐｓのデータ伝送速度の場合８ビ
ツト（８／６４ ＝）０．１２５ｍ Ｂ ｅ ｅの時間
内に終了する必要性がある。中央処理装置（ＣＰＵ）１
６は負荷の低減ヲはかるため、一方のメモリアクセス回
路（ＤＭＡＩ）１３１には一つのパケットデータを、又
他方のメモリアクセス回路（ＤＭＡ２）１３２には連続
して到来する次のノ（ケラトデータを扱わせ、且つそれ
ぞれのメモリアクセス回路（ＤＭＡＩ、ＤＭＡ２）１３
１，１３２が７つの動作を終了して切替わり、空きにな
ったときに直ちに次に扱う一連のデータを記憶する記憶
装置（Ｍｌｌｌｌ） １７での記憶番地全指定入力して
、それぞれ一連のオクテツトに対する記憶装置（ＭＭ）
１７への記憶処理ステップを簡単化している。
１２で受信したーオクテット毎のビットパターンを取出
し、受信器（ＲＥＣ）１２でのＣＲＣ（巡回符号チェッ
ク）演算結果を調べ、直接メモリアクセス部」３から記
憶装置（ＭＭ）１７の指定された番地に受信データを−
オクテット宛転送Φ記憶させ、且つ切替回路ｉａａ ｔ
−制御してメモリアクセス回路（ＤＭＡＩ、ＤＭＡ２）
１３１，１３２を切替える。これら中央処理装置（ＣＰ
Ｕ）１６の動作は、−オクテツト毎に符号確認をして進
行するので、６４Ｋｂｐｓのデータ伝送速度の場合８ビ
ツト（８／６４ ＝）０．１２５ｍ Ｂ ｅ ｅの時間
内に終了する必要性がある。中央処理装置（ＣＰＵ）１
６は負荷の低減ヲはかるため、一方のメモリアクセス回
路（ＤＭＡＩ）１３１には一つのパケットデータを、又
他方のメモリアクセス回路（ＤＭＡ２）１３２には連続
して到来する次のノ（ケラトデータを扱わせ、且つそれ
ぞれのメモリアクセス回路（ＤＭＡＩ、ＤＭＡ２）１３
１，１３２が７つの動作を終了して切替わり、空きにな
ったときに直ちに次に扱う一連のデータを記憶する記憶
装置（Ｍｌｌｌｌ） １７での記憶番地全指定入力して
、それぞれ一連のオクテツトに対する記憶装置（ＭＭ）
１７への記憶処理ステップを簡単化している。
次に第２図により、パケット通信のデータフォーマット
について説明する。伝送されるノくケラトは、第１ビツ
トから第８ビツトまでの８ビツトで構成される最小符号
単位の一オクテツトによるアドレス符号（以後符号Ａと
称す）％次いで−オクテットの制御符号（以後符号Ｃと
称す）、必要なオクテツト数の情報符号（以後符号ＩＮ
Ｆと称す）、及びニオクテットのフレームチｘｙクシー
ケンス符号（以後符号ＦＣ８と称す）の順で構成され、
この前後にフレームの開始と終結とを意味するフラグシ
ーケンス符号（以後符号Ｆと称す）が付与される。この
ため各パケットの境界部には少くとも一オクテツトの符
号Ｆが挿入される。前記符号ＦＣ８は符号Ａのオクテツ
トからオクテツト単位に生成多項式によりＣＲＣ（巡回
符号チェック）演算を行って作成され、符号ＩＮＦの後
に続いて伝送される。受信側では、受信しつつあるパケ
ットデータの一連のオクテツトにおいて確認された符号
Ｆはそれまでのパケットデータの終結で、ｌ且り続くオ
クテツトがある場合は次のパケットデータの開始を意味
する。終結の符号Ｆの場合、この符号Ｆの受信により初
めて受信中でありたパケットデータの終結を知るので、
符号ＦＣ８−！でのＣＲＣ演算結果による受信符号の誤
りチェック、メモリアクセス回路（ＤＭＡＩ、ＤＭＡ２
）１３１，１３２の切替等を、受信器（ＲＦＣ）１２が
次のパケットデータの一オクテツト（符号人）の受信時
間の間に終るように、中央処理装置（ＣＰＵ）１６は装
作づけられる。
について説明する。伝送されるノくケラトは、第１ビツ
トから第８ビツトまでの８ビツトで構成される最小符号
単位の一オクテツトによるアドレス符号（以後符号Ａと
称す）％次いで−オクテットの制御符号（以後符号Ｃと
称す）、必要なオクテツト数の情報符号（以後符号ＩＮ
Ｆと称す）、及びニオクテットのフレームチｘｙクシー
ケンス符号（以後符号ＦＣ８と称す）の順で構成され、
この前後にフレームの開始と終結とを意味するフラグシ
ーケンス符号（以後符号Ｆと称す）が付与される。この
ため各パケットの境界部には少くとも一オクテツトの符
号Ｆが挿入される。前記符号ＦＣ８は符号Ａのオクテツ
トからオクテツト単位に生成多項式によりＣＲＣ（巡回
符号チェック）演算を行って作成され、符号ＩＮＦの後
に続いて伝送される。受信側では、受信しつつあるパケ
ットデータの一連のオクテツトにおいて確認された符号
Ｆはそれまでのパケットデータの終結で、ｌ且り続くオ
クテツトがある場合は次のパケットデータの開始を意味
する。終結の符号Ｆの場合、この符号Ｆの受信により初
めて受信中でありたパケットデータの終結を知るので、
符号ＦＣ８−！でのＣＲＣ演算結果による受信符号の誤
りチェック、メモリアクセス回路（ＤＭＡＩ、ＤＭＡ２
）１３１，１３２の切替等を、受信器（ＲＦＣ）１２が
次のパケットデータの一オクテツト（符号人）の受信時
間の間に終るように、中央処理装置（ＣＰＵ）１６は装
作づけられる。
このように従来の連鎖データ制御方式は連続して到来す
るパケットデータの境界で受信するーオクテットの受信
時間内に中央処理装置（ＣＰＵ）が所定の仕事をするた
め、扱う回線数、処理件数。
るパケットデータの境界で受信するーオクテットの受信
時間内に中央処理装置（ＣＰＵ）が所定の仕事をするた
め、扱う回線数、処理件数。
又は処理時間に制限を生ずることになり、中央処理装置
の取扱能力が限定されるという問題点がある。
の取扱能力が限定されるという問題点がある。
本発明の目的は、直接メモリアクセス回路の切替え指示
を中央処理装置の仕事から外すことにより上記問題点を
軽べし、中央処理装置の取扱能力を増加し得る連鎖デー
タ制御方式を提供することにある。
を中央処理装置の仕事から外すことにより上記問題点を
軽べし、中央処理装置の取扱能力を増加し得る連鎖デー
タ制御方式を提供することにある。
本発明による連鎖データ制御方式の基本構成は、通信回
線を収容して伝送データを受信し且つ一時記憶するデー
タ受信回路と、前記データ′を受付は記憶装置に直接記
憶させる一通信回線当り二つの直接記憶回路（メモリア
クセス回路）と、到着データブロック毎に変互に切替え
ることによシ前記二つの直接記憶回路のそれぞれに前記
データを受付けさせる切替手段と、連鎖データの区切り
符号又は伝送データ毎の終結符号を検出して前記切替手
段に切替えを指示する符号検出手段とを含む連鎖データ
制御方式において、前記符号検出手段が前記通信回線の
伝送データを直接受信し中央処理装置の制御とは独立し
て前記切替手段に切替え全指示するように回路構成はれ
たことを特徴とする。
線を収容して伝送データを受信し且つ一時記憶するデー
タ受信回路と、前記データ′を受付は記憶装置に直接記
憶させる一通信回線当り二つの直接記憶回路（メモリア
クセス回路）と、到着データブロック毎に変互に切替え
ることによシ前記二つの直接記憶回路のそれぞれに前記
データを受付けさせる切替手段と、連鎖データの区切り
符号又は伝送データ毎の終結符号を検出して前記切替手
段に切替えを指示する符号検出手段とを含む連鎖データ
制御方式において、前記符号検出手段が前記通信回線の
伝送データを直接受信し中央処理装置の制御とは独立し
て前記切替手段に切替え全指示するように回路構成はれ
たことを特徴とする。
又本発明による連鎖データ制御方式の別の特徴は、前記
符号検出手段が、前記通信回線から伝送データの少くと
も一つの符号宛一時記憶する受信送りレジスタ、所芝の
検出符号パターンを作成するパターン作成手段、前記受
信送りレジスタに記憶された符号パターンと前記パター
ン作成手段により作成された符号パターンとを比較し一
致したことを出力するパターンの比較手段、前記通信回
線上の情報から得られる符号区切り識別のための時刻パ
ルスを出力する時刻パルス発生手段、この出方され次時
刻パルスと前記比較手段の出方との一致によシ切替時期
を出方する切替通知手段、及びこの切替通知手段は前記
切替手段に切替えを指示する切替指示手段を備え、前記
切替通知手段が前記比較手段からの連続した出力に対し
ては一度だけ出力するように構成されたことである。
符号検出手段が、前記通信回線から伝送データの少くと
も一つの符号宛一時記憶する受信送りレジスタ、所芝の
検出符号パターンを作成するパターン作成手段、前記受
信送りレジスタに記憶された符号パターンと前記パター
ン作成手段により作成された符号パターンとを比較し一
致したことを出力するパターンの比較手段、前記通信回
線上の情報から得られる符号区切り識別のための時刻パ
ルスを出力する時刻パルス発生手段、この出方され次時
刻パルスと前記比較手段の出方との一致によシ切替時期
を出方する切替通知手段、及びこの切替通知手段は前記
切替手段に切替えを指示する切替指示手段を備え、前記
切替通知手段が前記比較手段からの連続した出力に対し
ては一度だけ出力するように構成されたことである。
次に本発明を実施例により図面を参照して説明する。第
３図は本発明の連鎖データ制御方式の一実施例を示す機
能ブロック図、第４図は第３図における符号検出回路３
８の詳細を示す機能ブロック図、又第５図は第４図に示
す各接続路に現れる電位の時間関係を示すタイムチャー
トである。
３図は本発明の連鎖データ制御方式の一実施例を示す機
能ブロック図、第４図は第３図における符号検出回路３
８の詳細を示す機能ブロック図、又第５図は第４図に示
す各接続路に現れる電位の時間関係を示すタイムチャー
トである。
第３図及び第４図において、第１図と同一構成要素には
同一の番号符号が付与され説明は省略する。第３図は、
データ回線１１に伝送はれるパケットデータ全貌み符号
Ｆｔ−検出して直接メモリアクセス部３３の切替回路３
３３を制御してメモリアクセス回路（ＤｆＶＩＡｌ、Ｄ
ＭＡ２）１３１，１３２を切替える符号検出回路３８が
第１図に追加される。第４図に示されるようにこの符号
検出回路３８は８ビツトによる符号Ｆのパターンを作成
するパターン作成回路３８１と、回線１１から−オクテ
ット毎の８ビット符号を受信し一時記憶する受信送りレ
ジスタ３８２と、前記パターン作成回路３８１で作成さ
れた符号Ｆのパターン及び受信送りレジスタ３８２で受
信した符号パターンとを比較してこれらパターンが一致
したときは接続線■に”１”を出力する比較回路３８３
と、データ回線１１から受信する各オクテツトの区切り
を水子クロックパルス（略号ＣＰ）？接続線■に出力す
るＣＰ発生回路３８４と、接続線■を入力端子りに、又
接続線■を入力端子ＣＰに接続し且つ接続線■を出力端
子Ｑに接続してメモリアクセス回路切替用のパルス金出
力するＤフリップフロップ（略号ＤＦＦ ）回路を使用
した切替パルス発生回路３８５と、接続線■を入力端子
ＣＰに接続し且つ入力端子り及び出力端子Ｑｔ−短絡し
出力端子Ｑ及びＱのそれぞれにメモリアクセス回路を切
替える信号線ＤＭＡＩ及びＤＭＡｌ−接続する切替指示
回路３８６と、全備える。第５図において、クロックパ
ルスＣＰは各オクテツト毎の区切りに第４図における接
続線■に発生する。符号Ｆのパルスは符号Ｆの一オクテ
ツト受信後に接続線■に発生する。切替パルスＳＰは前
記ノくルスＣＰ及びＦｆｆｉ入力とするＤフリップフロ
ラプ回路構成による切替パルス発生回路３８５の出力と
して接続線■に発生する。信号線ＤＭＡ １及び２の電
位はフリップフロップ回路構成の切替指示回路３８６に
より前記パルスＳＰの立上がりで切替わる。
同一の番号符号が付与され説明は省略する。第３図は、
データ回線１１に伝送はれるパケットデータ全貌み符号
Ｆｔ−検出して直接メモリアクセス部３３の切替回路３
３３を制御してメモリアクセス回路（ＤｆＶＩＡｌ、Ｄ
ＭＡ２）１３１，１３２を切替える符号検出回路３８が
第１図に追加される。第４図に示されるようにこの符号
検出回路３８は８ビツトによる符号Ｆのパターンを作成
するパターン作成回路３８１と、回線１１から−オクテ
ット毎の８ビット符号を受信し一時記憶する受信送りレ
ジスタ３８２と、前記パターン作成回路３８１で作成さ
れた符号Ｆのパターン及び受信送りレジスタ３８２で受
信した符号パターンとを比較してこれらパターンが一致
したときは接続線■に”１”を出力する比較回路３８３
と、データ回線１１から受信する各オクテツトの区切り
を水子クロックパルス（略号ＣＰ）？接続線■に出力す
るＣＰ発生回路３８４と、接続線■を入力端子りに、又
接続線■を入力端子ＣＰに接続し且つ接続線■を出力端
子Ｑに接続してメモリアクセス回路切替用のパルス金出
力するＤフリップフロップ（略号ＤＦＦ ）回路を使用
した切替パルス発生回路３８５と、接続線■を入力端子
ＣＰに接続し且つ入力端子り及び出力端子Ｑｔ−短絡し
出力端子Ｑ及びＱのそれぞれにメモリアクセス回路を切
替える信号線ＤＭＡＩ及びＤＭＡｌ−接続する切替指示
回路３８６と、全備える。第５図において、クロックパ
ルスＣＰは各オクテツト毎の区切りに第４図における接
続線■に発生する。符号Ｆのパルスは符号Ｆの一オクテ
ツト受信後に接続線■に発生する。切替パルスＳＰは前
記ノくルスＣＰ及びＦｆｆｉ入力とするＤフリップフロ
ラプ回路構成による切替パルス発生回路３８５の出力と
して接続線■に発生する。信号線ＤＭＡ １及び２の電
位はフリップフロップ回路構成の切替指示回路３８６に
より前記パルスＳＰの立上がりで切替わる。
本実施例では符号Ｆのパターンが一つのとき又は二つ以
上が連続するとき一回だけの出力として直接メモリアク
セス回路の切替指示をするためにＤフリップフロラプ回
路を使用して符号検出回路全構成しているが、同−機能
金有するものであれば他の回路構成でよい。
上が連続するとき一回だけの出力として直接メモリアク
セス回路の切替指示をするためにＤフリップフロラプ回
路を使用して符号検出回路全構成しているが、同−機能
金有するものであれば他の回路構成でよい。
以上説明したように、本発明によれば各伝送データの終
結時に在るデータ終結符号全受信器とは別に検出し、あ
らかじめ指定された記、憶装置の番地金納められた直接
メモリアクセス回路に切替える検出・切替指示手段を備
えることにより中央処理装置の負荷を低減し従って取扱
能力を増加するという効果が得られる。
結時に在るデータ終結符号全受信器とは別に検出し、あ
らかじめ指定された記、憶装置の番地金納められた直接
メモリアクセス回路に切替える検出・切替指示手段を備
えることにより中央処理装置の負荷を低減し従って取扱
能力を増加するという効果が得られる。
第１図は従来の連鎖データ制御方式の一構成例を示す機
能ブロック図、第２図は伝送されるノ（ケラトデータの
フォーマット図、第３図は本発明の連鎖データ制御方式
の一実施例を示す機能ブロック図、第４図は第３図にお
ける符号検出回路の詳細を示すブロック図、第５図は第
４図に示す主要回路の出力電位の時間関係を示すタイム
チャートである。 １１・・・・・・データ回線（通信回り、１２・・・・
・・受信器（受信回線）、１６・・・・・・中央処理装
置、１７・・・・・・記憶装置、３３・・・・・・直接
メモリアクセス部、３８・・・・・・符号検出回路、１
３１．１３２・・・・・・メモリアクセス回路、３３３
・・・・・・切替回路（切替手段）、３８１・・・・・
・パターン作成回路（パターン作成手段）、３８２・・
・・・・受信送少レジスタ、３８３・・・・・・比較回
路（比較手段）、３８４・・・・・・ＣＰ発生回路（時
刻パルス発生手段）、３８５・・・・・・切替パルス発
生回路（切替通知手段）％ ３８６・・・・・・切替指
示回路（切替指示手段）。
能ブロック図、第２図は伝送されるノ（ケラトデータの
フォーマット図、第３図は本発明の連鎖データ制御方式
の一実施例を示す機能ブロック図、第４図は第３図にお
ける符号検出回路の詳細を示すブロック図、第５図は第
４図に示す主要回路の出力電位の時間関係を示すタイム
チャートである。 １１・・・・・・データ回線（通信回り、１２・・・・
・・受信器（受信回線）、１６・・・・・・中央処理装
置、１７・・・・・・記憶装置、３３・・・・・・直接
メモリアクセス部、３８・・・・・・符号検出回路、１
３１．１３２・・・・・・メモリアクセス回路、３３３
・・・・・・切替回路（切替手段）、３８１・・・・・
・パターン作成回路（パターン作成手段）、３８２・・
・・・・受信送少レジスタ、３８３・・・・・・比較回
路（比較手段）、３８４・・・・・・ＣＰ発生回路（時
刻パルス発生手段）、３８５・・・・・・切替パルス発
生回路（切替通知手段）％ ３８６・・・・・・切替指
示回路（切替指示手段）。
Claims (2)
- （１） 通信回線を収容して伝送データを受信し且つ
一時記憶するデータ受信回路と、前記データを受付は記
憶装置に直接記憶させる一通信回線当り二つの直接記憶
回路（メモリアクセス回路）と、到着データブロック毎
に変互に切替えることにより前記二つの直接記憶回路の
それぞれに前記データ金受付けさせる切替手段と、連鎖
データの区切夛符号又は伝送データ毎の終結符号を検出
して前記切替手段に切替えを指示する符号検出手段とを
含む連鎖データ制御方式において、前記符号検出手段が
前記通信回線の伝送データを直接受信し中央処理装置の
制御とは独立して前記切替手段に切替えを指示するよう
に回路構成されたことに％徴とする連鎖データ制御 ：
方式。 - （２）前記符号検出手段が、前記通信回線から伝送デー
タの少くとも一つの符号宛一時記憶する受信送シレジス
タ、所定の検出符号パターンを作成するパターン作成手
段、前記受信送シレジスタにＥ憶された符号パターンと
前記パターン作成手段により作成された符号パターンと
を比較し一致したこと全出力するパターンの比較手段。 前記通信回線上の情報から得られる符号区切り識別のた
めの時刻パルスを出力する時刻パルス発生手段、この出
力された時刻パルスと前記比較手段の出力との一致によ
り切替時期全出力する切替通知手段、及びこの切替通知
を受は前記切替手段に切替えを指示する切替指示手段を
備え、前記切替通知手段が前記比較手段からの連続した
出力に対しては一度だけ出力するように構成されたこと
を特徴とする特許請求の範囲第（１）項記載の連鎖デー
タ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22472682A JPS59114629A (ja) | 1982-12-21 | 1982-12-21 | 連鎖デ−タ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22472682A JPS59114629A (ja) | 1982-12-21 | 1982-12-21 | 連鎖デ−タ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114629A true JPS59114629A (ja) | 1984-07-02 |
Family
ID=16818279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22472682A Pending JPS59114629A (ja) | 1982-12-21 | 1982-12-21 | 連鎖デ−タ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114629A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336459A (ja) * | 1986-07-31 | 1988-02-17 | Pfu Ltd | 高速ｄｍａ転送方式 |
| JPS63133253A (ja) * | 1986-11-26 | 1988-06-06 | Iwatsu Electric Co Ltd | デ−タ伝送装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585941A (en) * | 1978-12-21 | 1980-06-28 | Nec Corp | Dma system for data transmission and reception unit |
-
1982
- 1982-12-21 JP JP22472682A patent/JPS59114629A/ja active Pending
Patent Citations (1)
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|---|---|---|---|---|
| JPS5585941A (en) * | 1978-12-21 | 1980-06-28 | Nec Corp | Dma system for data transmission and reception unit |
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