JP2829550B2 - 通信制御用ｌｓｉ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信ターミナルと通信回
線との間に介在してその通信ターミナルと他の通信ター
ミナルとの間の通信を制御する通信制御用LSI に関し、
更に詳述すれば、他の通信ターミナル宛に送信されるべ
きデータを通信回線へ出力しまた他の通信ターミナルか
ら送信されている通信回線上のデータの内の自己宛のデ
ータのみを受信する通常の機能と、通信回線上の全デー
タを取込むことにより通信システム全体を診断するため
の機能との切替えが可能な通信制御用LSI に関する。

【０００２】

【従来の技術】従来の通信制御用LSI の構成の概略を図
１のブロック図に示す。

【０００３】図１において、通信制御用LSI は大きくは
通信回線１に接続されたトランシーバ部４と、このトラ
ンシーバ部４に接続された受信ブロック52及び送信ブロ
ック53とで構成されるインタフェイス部であるバスイン
タフェイス部40、受信ブロック52及び送信ブロック53と
接続されたバッファメモリ部51と、バッファメモリ部51
に接続されていてデータ処理装置である外部のシステム
制御用プロセッサ80との間の通信を司る CPUインタフェ
イス部50とで構成されている。なお、バッファメモリ部
51は受信データ保持部である受信バッファメモリ17と送
信データ保持部である送信バッファメモリ20とで構成さ
れている。

【０００４】通信回線１に接続されているトランシーバ
部４はドライバ部２とレシーバ部３とで構成されてい
る。

【０００５】図２は図１にその概略の構成が示されてい
る従来の通信制御用LSI の受信ブロック52及び送信ブロ
ック53にて構成されるバスインタフェイス部40の構成を
示すブロック図である。

【０００６】レシーバ部３の出力は受信ブロック52にノ
イズ除去部５から入力される。このノイズ除去部５の出
力は受信データ復調部６に与えられる。

【０００７】受信データ復調部６の NRZ出力７はシリア
ル／パラレル変換部８に入力されている。シリアル／パ
ラレル変換部８の出力はアドレスフィルタ９，受信エラ
ー検出部10, 送信エラー検出部11, バッファメモリ書込
みセレクタ12のデータ入力のそれぞれに入力されてい
る。また、アドレスフィルタ９の出力, 受信エラー検出
部10及び送信エラー検出部11の出力もバッファメモリ書
込みセレクタ12に入力されている。

【０００８】アドレスフィルタ９はアドレス識別部とし
て機能し、受信データ復調部６から与えられるアドレス
コードと他方の入力に与えられている自己アドレスとを
常時比較しており、これらの２入力の一致／不一致を検
出して一致が検出された場合には、アドレス一致信号16
を出力する。同様に、アドレスフィルタ９から送信ブロ
ック53のレスポンスコード発生部15へもアドレス一致信
号16が出力されている。

【０００９】アドレスフィルタ９からは、受信エラー発
生時にアドレスエラーデータ13が受信エラー検出部10へ
出力され、同時に受信バッファメモリ書込みシーケンス
制御部14へも出力される。

【００１０】バッファメモリ書込みセレクタ12のデータ
入力へ入力された受信データはバッファメモリ部51の受
信バッファメモリ17に格納される。このデータの受信バ
ッファメモリ17への格納を制御するために、受信バッフ
ァメモリ書込みシーケンス制御部14から受信バッファメ
モリ17に対して受信バッファメモリアドレス信号出力18
及び受信バッファメモリ書込み制御信号出力19が出力さ
れる。

【００１１】一方バッファメモリ部51の送信バッファメ
モリ20に対しては、この送信バッファメモリ20に格納さ
れているデータを送信するために送信ブロック53の送信
データ読出しシーケンス制御部21から送信データ読出し
アドレス信号22と送信データ読出し制御信号23とが与え
られる。また、送信データ読出しシーケンス制御部21か
らは送信データ読出しセレクタ24にセレクト制御信号25
が出力されている。送信データ読出しセレクタ24の他の
入力には自己アドレス信号26及びレスポンスコード発生
部15から出力されているレスポンスコード信号27が入力
されている。

【００１２】送信データ読出しセレクタ24の出力はパラ
レル／シリアル変換部28へ出力され、ここでシリアル信
号に変換された信号は送信データ変調部29へ出力され
る。送信データ変調部29の出力はドライバ部２を経由し
て通信回線１へ送出される。

【００１３】また、本通信制御用LSI の外部には、通信
制御用の上位階層の仕事を処理するシステム制御用プロ
セッサ80が CPUインタフェイス部50を介して接続されて
いる。

【００１４】システム制御用プロセッサ80は、バス84に
CPU 81と、ROM 82と、RAM 83とが接続されて構成されて
いる。

【００１５】このような構成の従来の通信制御用LSI の
動作は以下の如くである。なお、図３は送受信されるデ
ータのフレームフォーマットを示す模式図である。なお
この図３に示されているフレームフォーマットは、SAE-
J1850 と称される自動車用LAN のフォーマットである。

【００１６】このフレームフォーマット中、先頭の SOM
(StartOf Message)はデータ列 (フレーム) の始まりを
示すコードであり、更に優先コード, 相手先アドレス
(デスティネーションアドレス),送信元アドレス (ソー
スアドレス),データ, EOD(EndOf Data:データの終了を
示すコード), EOM(End Of Message: フレームの終了を
示すコード) が続く。

【００１７】通信回線１を通じて他の通信ターミナルの
通信制御用LSIへデータを送出するには、システム制御
用プロセッサ80のRAM 83から相手先アドレス及び自己ア
ドレスを含む１フレーム内に送出すべき複数のデータを
取り出して CPUインタフェイス部50を介して送信バッフ
ァメモリ20に書込む。一連のデータの書込み完了と共に
送信データ読出しシーケンス制御部21が動作し始める。
この送信データ読出しシーケンス制御部21が動作するこ
とによりまず SOM信号が送信データ変調部29で生成され
てドライバ部２を通じて通信回線１へ出力される。続い
て相手先アドレスに始まるデータ列が送信バッファメモ
リ20から読出されて送信データ読出しセレクタ24及びパ
ラレル／シリアル変換部28を経た後に送信データ変調部
29で所定のコードに変調されて通信回線１へ送出され
る。

【００１８】以上のデータの送出完了に続いて EODコー
ド及び EOMコードが出力されることにより、一連のフレ
ーム送出動作が完了する。

【００１９】一方、受信ターミナルの通信制御用LSI で
は、通信回線１上の SOMコードを受信データ復調部６で
検出することによりそれに続いて送信されて来るデータ
が相手先アドレスコードであることを認識する。このア
ドレスコードはバスインタフェイス部の受信ブロック52
の内のアドレスフィルタ９に与えられる。アドレスフィ
ルタ９の他方の入力には自己アドレスが与えられてお
り、アドレスフィルタ９は常時これらの２入力の一致／
不一致を検出している。そして、アドレスフィルタ９が
両入力の一致を検出した場合には、アドレス一致信号16
がアドレスフィルタ９から出力されて受信バッファメモ
リ17へのデータ書込みを司る回路が有効になる。この結
果、同一フレーム内のデータが通信回線１からの到着順
に取込まれ、順次受信バッファメモリ17に格納される。

【００２０】

【発明が解決しようとする課題】前述のようにローカル
エリアネットワークのような通信システムにおいては、
そのシステムの構築時におけるシステム内のバグ摘出除
去、あるいはシステムの性能評価等が必要な際には、通
常の通信とは異なって通信データ以外に通信フレーム識
別コードあるいは相手先アドレス, ソースアドレス等を
もモニタする必要がある。

【００２１】このような通信制御装置を診断する目的で
通常プロトコルアナライザと称される装置が使用され
る。このプロトコルアナライザは対象とする通信制御用
装置と同一の内部構成を有している必要があり、またそ
れぞれの通信制御用装置が取り扱うデータのフォーマッ
トに対応してコードデコーダを新たに設計する必要があ
る。このため新規の通信制御用装置に対応したプロトコ
ルアナライザがタイムリーに開発出来ないという問題が
ある。

【００２２】本発明はこのような事情に鑑みてなされた
ものであり、通常の通信制御、即ち他の通信ターミナル
宛にデータを通信回線へ送信しまた通信回線上のデータ
の内の自己宛のデータのみを受信する機能と、通信回線
上のデータの全てを取込む回線診断のための機能とを切
替え可能な通信制御用LSI の提供を目的とする。

【００２３】

【課題を解決するための手段】本発明の通信制御用LSI
は、通信回線へデータを出力し、また通信回線からデー
タを入力するインタフェイス部と、送信すべきデータを
保持する送信データ保持部と、受信したデータを保持す
る受信データ保持部と、受信したデータの送信元へ送信
されるべきレスポンスコードを発生するレスポンスコー
ド発生手段と、送信すべきデータを前記送信データ保持
部に保持させ、また前記受信データ保持部に保持されて
いるデータを処理するデータ処理部と、前記インタフェ
イス部から入力されたデータが自己宛であるか否かを識
別して自己宛である場合にのみ前記受信データ保持部に
保持させると共に前記レスポンスコード発生手段にレス
ポンスコードを発生させる手段及び前記インタフェイス
部から入力されるデータの全てを前記受信データ保持部
に保持させると共に前記レスポンスコード発生手段にレ
スポンスコードを発生させない手段を有するアドレス識
別部と、該アドレス識別部の二つの手段のいずれかを動
作させる切替え手段とを備えたことを特徴とする。

【００２４】

【作用】本発明の通信制御用LSI では、受信したデータ
の送信元へ送信されるべきレスポンスコードを発生させ
るレスポンスコード発生手段にレスポンスコードを発生
させ、またレスポンスコードを発生させないようにする
ことで通信回線上における本来の通信データを保護出来
る。

【００２５】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００２６】本発明の通信制御用LSI の構成の概略を図
４のブロック図に示す。

【００２７】図４において、通信制御用LSI は大きくは
通信回線１に接続されたトランシーバ部４と、このトラ
ンシーバ部４に接続された受信ブロック52及び送信ブロ
ック53とで構成されるインタフェイス部であるバスイン
タフェイス部40、受信ブロック52及び送信ブロック53と
接続されたバッファメモリ部51と、バッファメモリ部51
に接続されていてデータ処理装置である外部のシステム
制御用プロセッサ80との間の通信を司る CPUインタフェ
イス部50とで構成されている。なお、バッファメモリ部
51は受信データ保持部である受信バッファメモリ17と送
信データ保持部である送信バッファメモリ20とで構成さ
れている。

【００２８】なお、バスインタフェイス部40の受信ブロ
ック52にはモード切替え信号端子90が備えられている。
このモード切替え信号端子90は後述する受信ブロック52
内のアドレスフィルタ９に接続されている。

【００２９】通信回線１に接続されているトランシーバ
部４はドライバ部２とレシーバ部３とで構成されてい
る。

【００３０】図５は図４にその概略の構成が示されてい
る本発明の通信制御用LSI の受信ブロック52及び送信ブ
ロック53にて構成されるバスインタフェイス40の構成を
示すブロック図である。

【００３１】レシーバ部３の出力は受信ブロック52にノ
イズ除去部５から入力される。このノイズ除去部５の出
力は受信データ復調部６に与えられる。

【００３２】受信データ復調部６の NRZ出力７はシリア
ル／パラレル変換部８に入力されている。シリアル／パ
ラレル変換部８の出力はアドレスフィルタ９，受信エラ
ー検出部10, 送信エラー検出部11, バッファメモリ書込
みセレクタ12のデータ入力のそれぞれに入力されてい
る。また、アドレスフィルタ９の出力, 受信エラー検出
部10及び送信エラー検出部11の出力もバッファメモリ書
込みセレクタ12に入力されている。

【００３３】アドレスフィルタ９はアドレス識別部とし
て機能し、前述の如くモード切替え信号端子90が接続さ
れている。このモード切替え信号端子90に第１の信号
(たとえば信号”１”) が与えられている場合は、アド
レスフィルタ９は受信データ復調部６から与えられるア
ドレスコードと他方の入力に与えられている自己アドレ
スとを常時比較しており、これらの２入力の一致／不一
致を検出して一致が検出された場合には、アドレス一致
信号16を出力する。同様に、アドレスフィルタ９から送
信ブロック53のレスポンスコード発生部15へもアドレス
一致信号16が出力されている。従って、この場合には本
発明の通信制御用LSI は前述の従来の通信制御用LSI と
同様に動作するが、これを本発明の通信制御用LSI では
通常通信モードという。

【００３４】一方、モード切替え信号端子90に第２の信
号 (たとえば信号”０”) が与えられている場合はアド
レスフィルタ９は受信データ復調部６から与えられるア
ドレスコードと他方の入力に与えられている自己アドレ
スとの比較は行わず、通信回線１上の全データを取込
み、バッファメモリ部51及び CPUインタフェイス部50を
介してシステム制御用プロセッサ80へ出力させるように
動作する。この場合の本発明の通信制御用LSI の動作状
態をアナライザモードという。

【００３５】アドレスフィルタ９からはアドレスエラー
データ13が受信エラー検出部10へ出力され、同時に受信
バッファメモリ書込みシーケンス制御部14へも出力され
ている。

【００３６】バッファメモリ書込みセレクタ12のデータ
入力へ入力された受信データはバッファメモリ部51の受
信バッファメモリ17に格納される。このデータの受信バ
ッファメモリ17への格納を制御するために、受信バッフ
ァメモリ書込みシーケンス制御部14から受信バッファメ
モリ17に対して受信バッファメモリアドレス信号出力18
及び受信バッファメモリ書込み制御信号出力19が出力さ
れる。

【００３７】一方、バッファメモリ部51の送信バッファ
メモリ20に対しては、この送信バッファメモリ20に格納
されているデータを送信するために送信ブロック53の送
信データ読出しシーケンス制御部21から送信データ読出
しアドレス信号22と送信データ読出し制御信号23とが与
えられる。また、送信データ読出しシーケンス制御部21
からは送信データ読出しセレクタ24にセレクト制御信号
25が出力されている。そして、送信データ読出しセレク
タ24の他の入力には自己アドレス信号26及びレスポンス
コード発生部15から出力されているレスポンスコード信
号27が入力されている。

【００３８】送信データ読出しセレクタ24の出力はパラ
レル／シリアル変換部28へ出力され、このパラレル／シ
リアル変換部28でシリアル信号に変換された信号は送信
データ変調部29へ出力される。送信データ変調部29の出
力はドライバ部２に与えられ、通信回線１へ送出され
る。

【００３９】また、本通信制御用LSI の外部には、上位
階層の仕事を処理する通信制御用のシステム制御用プロ
セッサ80が CPUインタフェイス部50を介して接続されて
いる。

【００４０】システム制御用プロセッサ80は、バス84に
CPU 81と、ROM 82と、RAM 83とが接続されて構成されて
いる。

【００４１】以上のような構成の本発明の通信制御用LS
I の動作は以下の如くである。なお、本発明の通信制御
用LSI により処理されるデータのフレームフォーマット
は図３に示されている従来の通信制御用LSI による処理
されるフレームフォーマットと同様である。

【００４２】ところで、本発明の通信制御用LSI ではモ
ード切替え信号端子90に第１の信号（たとえば信号”
１”）または第２の信号（信号”０”）のいずれが入力
されているかに応じて、通常通信モードとアナライザモ
ードとのいずれかに切替えることが可能である。このモ
ードの切替えは具体的には、モード切替え信号端子90に
本発明の通信制御用LSI の外部から第１または第２の信
号を選択的に入力するようなハードウェアの切替えスイ
ッチを設けて切替え制御可能に構成することも、またソ
フトウェアで切替えるようにしても、更に本発明の通信
制御用LSI をパッケージに封入する際にモード切替え信
号端子90を電源電位または接地電位のいずれかにボンデ
ィングして第１または第２の信号が入力されるように固
定することも、いずれも可能である。

【００４３】まず、モード切替え信号端子90に第１の信
号が入力されている場合の通常通信モード時の本発明の
通信制御用LSI の動作について説明する。

【００４４】通信回線１を通じて他の通信ターミナルの
通信制御用LSIへデータを送出するには、システム制御
用プロセッサ80のRAM 83から相手先アドレス及び自己ア
ドレスを含む１フレーム内に送出すべき複数のデータを
取り出して CPUインタフェイス部50を介して送信バッフ
ァメモリ20に書込む。一連のデータの書込み完了と共に
送信データ読出しシーケンス制御部21が動作し始める。
この送信データ読出しシーケンス制御部21が動作するこ
とによりまず SOM信号が送信データ変調部29で生成され
てドライバ部２を通じて通信回線１へ出力される。続い
て相手先アドレスに始まるデータ列が送信バッファメモ
リ20から読出されて送信データ読出しセレクタ24及びパ
ラレル／シリアル変換部28を経た後に送信データ変調部
29で所定のコードに変調されて通信回線１へ送出され
る。

【００４５】以上のデータの送出完了に続いて EODコー
ド及び EOMコードが出力されることにより、一連のフレ
ーム送出動作が完了する。

【００４６】一方、受信ターミナルの通信制御用LSI で
は、通信回線１上の SOMコードを受信データ復調部６で
検出することによりそれに続いて送信されて来るデータ
が相手先アドレスコードであることを認識する。このア
ドレスコードはバスインタフェイス部の受信ブロック52
の内のアドレスフィルタ９に与えられる。アドレスフィ
ルタ９の他方の入力には自己アドレスが与えられてお
り、アドレスフィルタ９は常時これらの２入力の一致／
不一致を検出している。そして、アドレスフィルタ９が
両入力の一致を検出した場合には、アドレス一致信号16
がアドレスフィルタ９から出力されて受信バッファメモ
リ17へのデータ書込みを司る回路が有効になる。この結
果、同一フレーム内のデータが通信回線１からの到着順
に取込まれ、順次受信バッファメモリ17に格納される。

【００４７】次に、本発明の通信制御用LSI のアナライ
ザモード時の動作について説明する。

【００４８】アナライザモード時には、アドレスフィル
タ９は両入力の比較は行わずに、通信回線１上の全デー
タを取込み、即ち通信回線１上を送信されているデータ
の間先アドレスが自己アドレスであると他の通信ターミ
ナルのアドレスであるとを問わず全データをトランシー
バ部４のレシーバ部３から取込み、バッファメモリ部51
及び CPUインタフェイス部50を通じてシステム制御用プ
ロセッサ80のRAM 83に書込む。

【００４９】また受信エラーが発生している場合にも、
エラー内容を分析するために、そのエラーを含んだデー
タが取り込まれてシステム制御用プロセッサ80のRAM 83
に書込む。更に、正常に受信が行われている場合には、
レスポンスコード発生部15からレスポンスコード信号27
が発生されないようにして通信回線１上の本来の通信デ
ータを破壊しないようにする。

【００５０】

【発明の効果】以上に詳述したように本発明の通信制御
用LSI によれば、受信したデータの送信元へ送信される
べきレスポンスコードを発生させるレスポンスコード発
生手段にレスポンスコードを発生させ、またレスポンス
コードを発生させないようにすることで、通信回線上に
おける本来の通信データの保護を図れる効果を有する。

【図面の簡単な説明】

【図１】従来の通信制御用LSI の構成の概略を示すブロ
ック図である。

【図２】従来の通信制御用LSI の受信ブロック及び送信
ブロックにて構成されるバスインタフェイス部の構成を
示すブロック図である。

【図３】フレームフォーマットを示す模式図である。

【図４】本発明の通信制御用LSI の構成の概略を示すブ
ロック図である。

【図５】本発明の通信制御用LSI の受信ブロック及び送
信ブロックにて構成されるバスインタフェイス部の構成
を示すブロック図である。

【符号の説明】

１ 通信回線 ９ アドレスフィルタ 17 受信バッファメモリ 20 送信バッファメモリ 40 バスインタフェイス部 50 CPUインタフェイス部 80 システム制御用プロセッサ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/00 353 H04L 12/28

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 通信回線へデータを出力し、また通信回
   線からデータを入力するインタフェイス部と、 送信すべきデータを保持する送信データ保持部と、 受信したデータを保持する受信データ保持部と、受信したデータの送信元へ送信されるべきレスポンスコ
   ードを発生するレスポンスコード発生手段と、 送信すべきデータを前記送信データ保持部に保持させ、
   また前記受信データ保持部に保持されているデータを処
   理するデータ処理部と、 前記インタフェイス部から入力されたデータが自己宛で
   あるか否かを識別して自己宛である場合にのみ前記受信
   データ保持部に保持させると共に前記レスポンスコード
   発生手段にレスポンスコードを発生させる手段及び前記
   インタフェイス部から入力されるデータの全てを前記受
   信データ保持部に保持させると共に前記レスポンスコー
   ド発生手段にレスポンスコードを発生させない手段を有
   するアドレス識別部と、 該アドレス識別部の二つの手段のいずれかを動作させる
   切替え手段とを備えたことを特徴とする通信制御用LSI
   。