JP2863127B2 - 通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、二系統のバスライ
ンを設け、二系統のバスラインの各データバスに同一の
データを各ＣＰＵからそれぞれ送出可能にし、該両方の
データを比較して、該両方のデータの不一致を検出した
場合に、データを外部へ伝送不能にする通信装置に関す
る。

【０００２】

【従来の技術】従来の通信装置としては、例えば、図３
および図４に示すようなものがある。すなわち、各ＣＰ
Ｕ１からバスラインがそれぞれ延ばされ、両方のバスラ
インの各データバス２に同一のデータを各ＣＰＵ１から
それぞれ送出可能にし、その両方のデータを比較回路３
が比較し、ＣＰＵ１の故障やソフトウエアの暴走により
両方のデータが不一致になると、振子回路６が伝送不能
出力状態になり、リレー４のコイルが通電しなくなり、
リレー４の接点が開いて、通信線が遮断され、データの
送信制御がなされ、送信装置５からデータを外部へ送信
不能にしている。以上の一連の動作により、不一致のデ
ータを送信しないようにして、鉄道信号機などの外部の
装置のフェールセーフ性や信頼性を高めるようにしてい
る。また、送信するデータにはデータの誤りを検出する
ためのチェックコードが含まれている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の通信装置では、比較回路３が両方のデータを
比較してから、両方のデータの不一致により振子回路６
が送信不能出力状態になり、リレー４のコイルが通電し
なくなり、リレー４の接点が開いて、通信線を遮断し、
データを外部へ送信不能にする迄に最低でも数十ｍｓの
時間がかかる。それにより、例えばデータ送信が高速化
した場合には、二系統の一方のＣＰＵがその故障等によ
って、不一致のデータが送出され、データの不一致によ
り、リレー４が作動して、不一致のデータを送信不能に
制御するときは、送信装置５に送り込まれた不一致のデ
ータが外部の装置に送信された後、すなわち、外部の装
置へのデータ送信が終了した後になり、フェールセーフ
性等を確保することができないで、本従来の通信装置を
そのまま用いることはできない。

【０００４】フェールセーフ性等を確保すべく、リレー
４の状態が変化するか否かを待って、データを外部の装
置へ送信するようにしてもよいが、リレー４の状態が変
化するか否かを待ってデータを送信したのでは、データ
送信の高速化を図ることができないという問題点があっ
た。本発明は、このような従来の問題点に着目してなさ
れたもので、比較回路から両方のデータの不一致信号が
入力されると、データを外部へ伝送可能にする伝送可能
出力状態から、データを外部へ伝送不能にする伝送不能
出力状態に切り換わって該伝送不能出力状態を保持する
振子回路を有し、該振子回路の出力状態を監視するため
の監視回路を備えて、監視回路の指示信号を待って、デ
ータを外部へ伝送するようにし、例えば一方のＣＰＵが
故障などした際にそのＣＰＵから送出した誤ったデータ
が、例えば送信装置から送信されないようになり、例え
ばリレーの状態が変化するか否かを待たないで、データ
を外部の装置へ送信することができ、データ送信の高速
化を図ることができるとともに、フェールセーフ性や信
頼性を向上することができる通信装置を提供することを
目的としている。

【０００５】

【課題を解決するための手段】かかる目的を達成するた
めの本発明の要旨とするところは、次に記載された事項
に存する。二系統のバスラインを設け、該二系統のバス
ラインの各データバス（２１）に同一のデータを各ＣＰ
Ｕ（１１）からそれぞれ送出可能にし、該両方のデータ
を比較して、該両方のデータの不一致を検出した場合
に、送信装置（３０）からデータを外部へ伝送不能にす
る通信装置において、前記両方のデータを比較するため
の比較回路（１３）を設け、該比較回路（１３）から両
方のデータの不一致信号が入力されると、データを外部
へ伝送可能にする伝送可能出力状態から、データを外部
へ伝送不能にする伝送不能出力状態に切り換わって該伝
送不能出力状態を保持する振子回路（１４）を有し、該
振子回路（１４）の出力状態を監視して、データの伝送
を許可し、あるいは、データの伝送を禁止する指示信号
を出力し、前記データの送信を許可する指示信号の出力
を待って、前記送信装置（３０）がデータを外部へ伝送
可能にするための監視回路（４０）を備えたことを特徴
とする通信装置。

【０００６】次に、発明の作用について説明する。二系
統の一方のＣＰＵ（１１）がその故障等によって、その
ＣＰＵ（１１）が誤ったデータをバスライン（２０）の
データバス（２１）送出した場合には、比較回路（１
３）が、一方の系統のデータバス（２１）上のデータ
と、他方の系統のデータバス（２１）上のデータとを比
較して、比較回路（１３）が両方のデータの不一致信号
を出力すると、振子回路（１４）が、伝送可能出力状態
から伝送不能出力状態に切り換わって保持される。その
出力状態信号である振子監視用データ信号（４１）は、
例えば、ＣＰＵ（１１）内の監視回路（４０）にフィー
ドバックされ、監視回路（４０）は、例えば伝送装置に
データの伝送を禁止する指示信号を出力し、それによ
り、データの伝送が制御され、外部へのデータの伝送が
開始されないか、または、外部へのデータの伝送が中止
される。

【０００７】すなわち、振子回路（１４）の振子監視用
データ信号（４１）のフィードバックを待って、送信装
置（３０）からデータを伝送するようにしておけば、誤
ったデータの伝送が不能になり、誤ったデータが外部の
装置に送信されることはない。それにより、例えば、送
信装置（３０）から外部の装置への通信線を遮断可能に
するリレー（１６）の状態が変化するか否かを待たない
で、データを外部の装置へ送信することができ、データ
送信の高速化を図ることができる。

【０００８】

【発明の実施の形態】以下、図面に基づき本発明の一実
施の形態を説明する。図１および図２は本発明の一実施
の形態を示している。図１に示すように、コンピュータ
１０のマザーボードには、Ａ系およびＢ系のＣＰＵ１１
および各ＣＰＵ１１に対応するＡ系およびＢ系のバッフ
ァＩＣ１５、並びに、比較回路１３およびフリップフロ
ップ回路である振子回路１４がそれぞれ設けられてい
る。ＣＰＵ１１にはメモリバスによってメモリ１２が接
続されている。本ＣＰＵ１１は、後述する送信装置３０
のクロックに同期して、データを生成し、送出するバス
同期式のものである。ここで、データとは、ブロック単
位で送出され、情報フィールドや、誤り検出用のチェッ
ク符号などである。

【０００９】Ａ系のＣＰＵ１１からはＡ系のバスライン
２０が延ばされ、Ｂ系のＣＰＵ１１からはＢ系のバスラ
イン２０が延ばされている。Ａ系のバスライン２０のデ
ータバス２１は、Ａ系のバッファＩＣ１５を介して延ば
され、Ａ系のバスライン２０を構成し、Ａ系のバスライ
ンのアドレスバス２２は、Ａ系のバッファＩＣ１５を介
して延ばされ、Ａ系のバスラインを構成している。ま
た、Ａ系のバスラインのコントロールバス２３はＡ系の
バスラインを構成している。

【００１０】一方、Ｂ系のバスライン２０のデータバス
２１は、Ｂ系のバッファＩＣ１５を介して延ばされ、Ｂ
系のバスライン２０を構成し、Ｂ系のバスラインのアド
レスバス２２は、Ｂ系のバッファＩＣ１５を介して延ば
され、Ｂ系のバスライン２０を構成している。また、Ｂ
系のバスラインのコントロールバス２３は、Ｂ系のバス
ライン２０を構成している。すなわち、Ａ系のデータバ
ス２１、Ａ系のアドレスバス２２およびＡ系のコントロ
ールバス２３によりＡ系のバスライン２０が構成されて
いる。また、Ｂ系のデータバス２１、Ｂ系のアドレスバ
ス２２およびＢ系のコントロールバス２３によりＢ系の
バスライン２０が構成されている。

【００１１】比較回路１３は、Ａ系のデータバス２１上
のデータと、Ｂ系のデータバス２１上のデータとが一致
するか否かを検出するもので、検出信号を振子回路１４
に出力する。比較回路１３はＣＰＵ１１内に構成しても
よい。振子回路１４は、比較回路１３から両方のデータ
の一致信号が出力された際の伝送可能出力状態と、両方
のデータの不一致信号が出力された際の伝送不能出力状
態とに切り換わって保持される。

【００１２】振子回路１４の出力端子にはリレー１６の
コイルが接続され、振子回路１４に不一致信号が入力さ
れると、リレー１６のコイルが通電しなくなり、リレー
１６の接点が開成するように構成されている。リレー１
６の接点は、後記送信制御部３２に設けられており、リ
レー１６のコイルが通電しなくなると、その接点が開い
て通信線を遮断するように構成されている。また、振子
回路１４の出力状態を監視するための監視回路４０がＣ
ＰＵ１１内に設けられている。すなわち、振子回路１４
にはＡ系およびＢ系の各アドレスバス２２から振子監視
用アドレス信号４２を受信するための配線が接続され、
アドレスバス４２と、振子回路１４にはＡ系およびＢ系
の各データバス２１に振子回路１４の出力状態信号であ
る振子監視用データ信号４１を送出するための配線が接
続されている。ＣＰＵ１１からバッファＩＣ１５へのデ
ータおよびアドレス情報等の送出開始、並びにそれらの
送出の続行は、メモリ１２に記録されたプログラムに従
って実行される。

【００１３】監視回路４０は、振子回路１４からの振子
監視用データ信号４１が、伝送可能出力状態であれば、
送信装置にデータの伝送を許可する指示信号を出力し、
データの送信が開始、あるいはデータの送信が続行さ
れ、一方、振子回路１４からの振子監視用データ信号４
１が、伝送不能出力状態であれば、送信装置にデータの
伝送を禁止する指示信号を出力し、データの送信が開始
されず、あるいは、データの送信が中止される。すなわ
ち、監視回路４０の指示信号を待って、送信装置はデー
タを送信する。外部の装置にデータを送信するための送
信装置３０には、Ａ系のバスライン２０である出力用の
バスライン２０が接続されている。送信装置３０には送
信制御部３２を介して通信線で外部の装置に接続されて
いる。外部の装置としては、鉄道、道路用の信号機、お
よび、端末装置などがこれに該当する。

【００１４】信号機には、データを受信するための受信
装置、データを処理するためのＣＰＵ、信号機を駆動制
御するためのコントロール部などが内装されている。信
号機内のＣＰＵは、送信上におけるデータの誤りを検出
した場合には、当該するデータを破棄し、その破棄情報
をＣＰＵ１１にフィードバックするように構成されてい
る。データのエラー検出はブロックごとに行なわれ、Ｃ
ＲＣ( Cyclic Redundancy Check ) やチェックサム方式
やパリティチェック方式などによって行なわれる。本実
施の形態ではＡ系のバスにて出力用のバスライン２０を
構成したが、Ｂ系のバスにて構成してもよい。

【００１５】次に、図２に基づいて、発明の作用につい
て説明する。Ａ系およびＢ系のＣＰＵ１１から各コント
ロールバス２１にデータおよびアドレス情報がそれぞれ
送出されると、両方のデータが比較回路１３に送られ、
比較回路１３が両データが比較する。両データが一致す
れば、振子回路１４に一致信号が出力され、振子回路１
４は伝送可能出力状態に保持され、リレー１６のコイル
に通電していて、送信制御部３２の接点が開成されるこ
とはなく、通信線は遮断されないで、送信装置３０から
送信制御部３２を介して外部の装置へデータ送信可能な
状態に維持される。

【００１６】比較回路１３で比較されるデータは、ＣＰ
Ｕ１１から送出されるデータのブロック全体であっても
よく、また、該ブロックであるフレーム内の情報フィー
ルドなどであってもよい。比較回路１３から両方のデー
タの一致信号が出力されると、振子回路１４が伝送可能
出力状態に保持され、その振子監視用データ信号４１が
各ＣＰＵ１１にフィードバックされ、各ＣＰＵ１１の監
視回路４０は、送信装置にデータの送信の許可あるいは
禁止の指示信号を出力する。Ａ系のＣＰＵ１１から送出
されたデータは、Ａ系のデータバス２１を経てＡ系のバ
ッファＩＣ１５に送られ、Ａ系のＣＰＵ１１のバス制御
信号により、Ａ系のバスライン２０に送られる。また、
Ａ系のＣＰＵ１１から送出されたアドレス情報は、Ａ系
のアドレスバス２２を経てＡ系のバッファＩＣ１５に送
られ、Ａ系のバス制御信号により、Ａ系のバスライン２
０に送られる。

【００１７】Ｂ系のＣＰＵ１１から送出されたデータ
は、Ｂ系のデータバス２１を経てＢ系のバッファＩＣ１
５に送られ、Ｂ系のバス制御信号により、Ｂ系のバスラ
イン２０に送られる。また、Ｂ系のＣＰＵ１１から送出
されたアドレス情報は、Ｂ系のアドレスバス２２を経て
Ｂ系のバッファＩＣ１５に送られ、Ｂ系のバス制御信号
により、Ｂ系のバスライン２０に送られる。Ａ系のＣＰ
Ｕ１１のアドレスにより、送信装置３０の送信バッファ
にデータが書き込まれる。このとき、ＣＰＵ１１は、デ
ータブロックごとにＣＲＣをセットする。データは、送
信装置３０のＩ／Ｏポートから送信制御部３２を介して
通信線を通って外部の装置に送られる。データが外部の
装置に送信されると、外部の装置は前記ＣＲＣなどによ
って送信上のデータのエラーチェックを行ない、データ
のエラーが無ければ、当該データによって外部の装置が
駆動制御される。新たなデータの要求が有れば、コンピ
ュータにデータの要求がなされ、新たなデータの要求が
無ければ、データ送信が終了する。

【００１８】一方、送信上のデータのエラーが有れば、
当該エラーを有するデータが破棄され、データの要求が
有れば、データ要求が各ＣＰＵ１１へ返信される。デー
タ要求された各ＣＰＵ１１は、再度、データを外部の装
置へ送出する。データの要求が無ければ、データの送信
は終了し、データが各ＣＰＵ１１から送出されることは
ない。

【００１９】Ａ系のＣＰＵ１１の故障等によって、Ａ系
のＣＰＵ１１が誤ったデータを送出した場合には、比較
回路１３がＡ系のＣＰＵ１１のデータと、Ｂ系のＣＰＵ
１１のデータとを比較して、比較回路１３から両方のデ
ータの不一致信号が出力される。それにより、振子回路
１４が伝送可能出力状態から伝送不能出力状態に切り換
わって保持される。振子監視用データ信号４１が各ＣＰ
Ｕ１１にフィードバックされ、各ＣＰＵ１１内の監視回
路４０が送信装置３０にデータの伝送を禁止する指示信
号を出力する。それにより、外部へのデータの送信が開
始不能になり、送信が続行不能になる。すなわち、送信
装置３０に誤ったデータが送信されないで、外部の装置
が誤ったデータで駆動制御されることがない。

【００２０】その後、リレー１６のコイルが通電しなく
なり、送信制御部３２内リレー１６の接点が開き、通信
線が遮断され、物理的にデータ送信不能な状態になる。

【００２１】このように、不一致のデータの送信制御が
遅れて、送信制御部３２内のリレー１６の接点が依然と
して閉じた状態のままで、通信線が物理的に遮断されな
いで、送信装置３０から送信制御部３２を介して誤った
データが外部の装置へ送信可能であっても、送信装置３
０から誤ったデータが送信されていないので、外部の装
置が誤作動することはない。

【００２２】

【発明の効果】本発明にかかる通信装置によれば、比較
回路から両方のデータの不一致信号が入力されると、デ
ータを外部へ伝送可能にする伝送可能出力状態から、デ
ータを外部へ伝送不能にする伝送不能出力状態に切り換
わって該伝送不能出力状態を保持する振子回路を有し、
該振子回路の出力状態を監視するための監視回路を備え
たので、監視回路の監視情報を待って、送信装置をデー
タ送信可能に制御し、例えば一方のＣＰＵが故障などし
た際にそのＣＰＵから送出した誤ったデータが、例え
ば、送信装置から送信されないようになり、例えばリレ
ーの状態が変化するか否かを待たないで、データを外部
の装置へ送信することができ、データ送信の高速化を図
ることができるとともに、フェールセーフ性や信頼性を
向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す通信装置の概念図
である。

【図２】本発明の一実施の形態を示す通信装置の作用説
明図である。

【図３】従来例を示す通信装置の概念図である。

【図４】従来例を示す通信装置の作用説明図である。

【符号の説明】

１０…コンピュータ １１…ＣＰＵ １２…メモリ １３…比較回路 １４…振子回路 １５…バッファＩＣ １６…リレー ２０…バスライン ２１…データバス ２２…アドレスバス ２３…コントロールバス ３０…送信装置 ３２…送信制御部 ４０…監視回路 ４１…振子監視用データ信号 ４２…振子監視用アドレス信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】二系統のバスラインを設け、二系統のバス
   ラインの各データバスに同一のデータを各ＣＰＵからそ
   れぞれ送出可能にし、該両方のデータを比較して、該両
   方のデータの不一致を検出した場合に、送信装置からデ
   ータを外部へ伝送不能にする通信装置において、 前記両方のデータを比較するための比較回路を設け、 該比較回路から両方のデータの不一致信号が入力される
   と、データを外部へ伝送可能にする伝送可能出力状態か
   ら、データを外部へ伝送不能にする伝送不能出力状態に
   切り換わって該伝送不能出力状態を保持する振子回路を
   有し、 該振子回路の出力状態を監視して、データの伝送を許可
   し、あるいは、データの伝送を禁止する指示信号を出力
   し、前記データの伝送を許可する指示信号の出力を待っ
   て、前記送信装置がデータを外部へ伝送可能にするため
   の監視回路を備えたことを特徴とする通信装置。