JP4741750B2 - メインマイクロプロセッサと、バス送受信ユニットに対するプロセッサインタフェースとを有する制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、特許請求項１の前提部に記載した、メインマイクロプロセッサと、バス送受信ユニットに対するプロセッサインタフェースとを有する制御装置に関する。
【０００２】
【従来の技術】
この種の制御装置は、自動車両技術的なデータをデータバス（例えば、ＣＡＮバス（コントローラ・エリア・ネットワーク・バス）、ドイツ特許出願公開第３５０６１１８号明細書(DE3506118A)）を介して伝達することと関連して特に自動車両にて使用される。
【０００３】
例えば、この種の周知のバスシステムにおいて、バス加入部の形式の制御装置におけるメインマイクロプロセッサは、このメインマイクロプロセッサが定義データを送信メモリに伝達するための命令を前もって行った後に、送信メモリに保管されているデータを出力するために送信依頼をバスコントローラに出力する。この場合、送信メモリに現在保管されているデータ内容を例えばデータの有効性及びデータの更新性の観点で管理することは今まで行われていない。データの更新性を認識するために使用データと共にカウンタの状態または所謂「トグルビット」を送信するバスシステムが確かに知られているが、この場合には追加的なメモリ領域が必要とされてしまう。それに匹敵しうる問題点が受信メモリのデータ内容についても言える。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、外見上は有効なデータがデータバスを介して伝達及び受信されることを、簡単で且つ低コストの方式により阻止することである。
【０００５】
【課題を解決するための手段】
前記課題は、特許請求項１の特徴により解決される。本発明の他の構成は従属項に記載されている。
【０００６】
本発明に従って先ず第一に、メインマイクロプロセッサが新たなデータを出力及び／または読込む以前に、送信メモリのデータ内容及び／または受信メモリのデータ内容が、そこにメモリされているデータの各出力（アウトプット）及び／または各読込み（リードイン）の後に「リセット」の形式の定義状態に戻される。この「リセット」は、例えば、定義された「無効マーキング（無効識別）」を用いてメモリ内容を占有することにより行われる。データ内容のリセットは、有利にはソフトウェアを介してメインマイクロプロセッサによるか、多くの場合は有利にはハードウェアを介して更に簡単なバスコントローラによって行われる。特に「リセット」は、新たな送信依頼または新たな受信依頼がメインマイクロプロセッサから出力される以前に実施されなくてはならない。
【０００７】
データが例えば欠陥経路または欠陥メモリが原因で更新されなかった場合には、次の送信依頼ないしは受信依頼において、送信メモリないしは受信メモリの定義状態に対応するデータ内容が自動的に伝達され、その結果として有効データが無いことをデータの受信部が認識するか、または、データの出力ないしは読込みが完全に阻止される。
【０００８】
有利には、データ内容が実際に定義状態に対応しているかどうかについて、例えばメインマイクロプロセッサによりリセット後にデータ内容がチェックされる。そのための前提条件は、逆読み経路が基本的に設けられていることである。定義状態が提供されていない場合には、エラーと認識され、有利にはセーブされる。エラーが在る場合に、将来的な送信依頼ないしは受信依頼が禁止されることも可能である。
【０００９】
送信メモリからバスにデータを次に出力する以前、及び／または、受信メモリからデータが次に読込まれる以前に、定義状態（「無効マーキング」）が設けられているかどうかがチェックされる。定義状態（「無効マーキング」）が設けられている場合には、データの出力及び／または読込みが阻止される。
【００１０】
本発明によりデータの保護のために利用データの領域に追加的なメモリ領域は必要とされない。データのリセットはデータのアプリケーションに依存せずに自動的に行われる。
【００１１】
【発明の実施の形態】
本発明の実施形態が図面に示されている。
【００１２】
図１において、制御装置２は、バスインターフェース６を介して、バス加入部としてバス１に接続されている。制御装置２は、メインマイクロプロセッサ４と、バス送受信ユニット３に対するプロセッサインタフェース５とを有する。バス送受信ユニット３は、少なくとも、送信メモリ８と、受信メモリ９と、バスコントローラ７とを有する。一方のバスコントローラ７と他方のメインマイクロプロセッサ４との間における、送信メモリ８並びに受信メモリ９に対するそれぞれのデータ経路は、一方向性（連続線の矢印）か、または双方向性（追加的に、一点鎖線の矢印）であり得る。双方向性データ経路では、逆読み経路が存在する。
【００１３】
図２により、送信メモリ８からのデータ出力の例を用いて、本発明の機能技術的な特徴を説明する。定義データを送信メモリ８に伝達するための命令をメインマイクロプロセッサ４が前もって行った後に、ロジック図のブロック１１にて、メインマイクロプロセッサ４からの送信依頼が開始する。この送信依頼はブロック１２により、結果により制御されるか、または周期的に出力される。
【００１４】
送信メモリ８からメインマイクロプロセッサ４への逆読み経路が設けられている場合にオプションとして設けられているブロック１３により、データ内容が送信メモリ８からバス１に出力される以前に、このデータ内容が定義状態に対応して「無効マーキング」を有しているかどうかの点でチェックされる。「無効マーキング」を有する場合にはデータの出力が阻止され、送信エラーが生成される。「無効マーキング」ではない場合にはブロック１４にてデータが送信される。
【００１５】
ブロック１５にて、送信が成功して実施されたと確認される場合、ブロック１６により、送信メモリ８のデータ内容が、例えば送信メモリ８の各バイトにおけるＦＦ（ｈｅｘ）である「無効マーキング」を得ることにより定義状態にリセットされる。「無効マーキング」は有利にはメインマイクロプロセッサ４により行われ、また、バスコントローラ７によっても行われ得る。
【００１６】
特に逆読み経路が設けられている場合に限って、データ内容は、オプションとしてブロック１７にて、リセットの後に「無効マーキング」が送信メモリ８内にも実際に存在するかどうかの点でチェックされる。存在しない場合には、エラーと認識され、セーブされ、このエラーにより、欠陥経路及び／または欠陥メモリ（即ち、欠陥経路、または欠陥メモリ、または欠陥経路及び欠陥メモリ）が閉鎖され得る。
【００１７】
これにより、例えば古くなってしまった外見上は有効なデータをバスを介して伝達することを阻止する簡単な装置及び効果的な方法が達成される。
【図面の簡単な説明】
【図１】本発明のための回路技術に関する本質的な特徴を示すブロック図である。
【図２】本発明のためのプログラム技術に関する本質的な特徴を示すロジック図である。
【符号の説明】
１ バス
２ 制御装置
３ バス送受信ユニット
４ メインマイクロプロセッサ
５ プロセッサインタフェース
６ バスインターフェース
７ バスコントローラ
８ 送信メモリ
９ 受信メモリ
１１ ブロック（送信依頼開始）
１２ ブロック（送信依頼）
１３ ブロック（送信メモリ内のデータ内容の有効性チェック）
１４ ブロック（送信メモリ内のデータの送信）
１５ ブロック（送信の成功の確認）
１６ ブロック（リセット：無効マーキングを用いた送信メモリの占有）
１７ ブロック（送信メモリのデータと無効マーキングとの比較）

Claims (6)

1. メインマイクロプロセッサ（４）と、バス送受信ユニット（３）に対するプロセッサインタフェース（５）とを有する制御装置であって、バス送受信ユニット（３）が、少なくとも、送信メモリ（８）と、受信メモリ（９）と、バスコントローラ（７）とを有する前記制御装置において、
   メインマイクロプロセッサ（４）が新たなデータを出力及び／または読込む以前に、送信メモリ（８）のデータ内容及び／または受信メモリ（９）のデータ内容を、データ内容が無効マーキングを得ることにより、そこにメモリされているデータの各出力及び／または各読込みの後に定義状態にリセットする手段（１６）が設けられていること、及び
   定義データを送信メモリ（８）に伝達するための命令をメインマイクロプロセッサ（４）が前もって行った後に、メインマイクロプロセッサ（４）からの送信依頼が開始すること
   を特徴とする制御装置。
2. メインマイクロプロセッサ（４）が、手段（１６）としても機能し、そして、データ内容をソフトウェアを介してリセットすることを特徴とする、請求項１に記載の制御装置。
3. バスコントローラ（７）が、手段（１６）としても機能し、そして、データ内容をハードウェアを介してリセットすることを特徴とする、請求項１に記載の制御装置。
4. データ内容をリセット後にチェックする手段（１７）が設けられていること、及び、定義状態とされていない場合にエラーが認識されることを特徴とする、請求項１〜３のいずれか一項に記載の制御装置。
5. 送信メモリ（８）からバス（１）にデータを次に出力する以前、及び／または、受信メモリ（９）からデータを次に読み込む以前に、データ内容をチェックする手段（１３）が設けられていること、及び、定義状態とされている場合に、データの出力及び／または読込みが阻止されることを特徴とする、請求項１〜４のいずれか一項に記載の制御装置。
6. 請求項１〜５のいずれか一項に記載の制御装置を用いて、外見上は有効なデータをバスを介して伝達することを阻止するための方法。

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