JP2002082842A - メインマイクロプロセッサと、バス送受信ユニットに対するプロセッサインタフェースとを有する制御装置 - Google Patents

メインマイクロプロセッサと、バス送受信ユニットに対するプロセッサインタフェースとを有する制御装置

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Abstract

(57)【要約】 【課題】 外見上は有効なデータがデータバスを介して
伝達及び受信されることを、簡単で且つ低コストの方式
により阻止する。 【解決手段】 メインマイクロプロセッサ（４）が新た
なデータを出力及び／または読込む以前に、送信メモリ
（８）のデータ内容及び／または受信メモリ（９）のデ
ータ内容を、そこにメモリされているデータの各出力及
び／または各読込みの後に定義状態（「無効マーキン
グ」）にリセットする手段が設けられていること。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特許請求項１の前
提部に記載した、メインマイクロプロセッサと、バス送
受信ユニットに対するプロセッサインタフェースとを有
する制御装置に関する。
【０００２】
【従来の技術】この種の制御装置は、自動車両技術的な
データをデータバス（例えば、ＣＡＮバス（コントロー
ラ・エリア・ネットワーク・バス）、ドイツ特許出願公
開第３５０６１１８号明細書(DE3506118A)）を介して伝
達することと関連して特に自動車両にて使用される。
【０００３】例えば、この種の周知のバスシステムにお
いて、バス加入部の形式の制御装置におけるメインマイ
クロプロセッサは、このメインマイクロプロセッサが定
義データを送信メモリに伝達するための命令を前もって
行った後に、送信メモリに保管されているデータを出力
するために送信依頼をバスコントローラに出力する。こ
の場合、送信メモリに現在保管されているデータ内容を
例えばデータの有効性及びデータの更新性の観点で管理
することは今まで行われていない。データの更新性を認
識するために使用データと共にカウンタの状態または所
謂「トグルビット」を送信するバスシステムが確かに知
られているが、この場合には追加的なメモリ領域が必要
とされてしまう。それに匹敵しうる問題点が受信メモリ
のデータ内容についても言える。
【０００４】
【発明が解決しようとする課題】本発明の課題は、外見
上は有効なデータがデータバスを介して伝達及び受信さ
れることを、簡単で且つ低コストの方式により阻止する
ことである。
【０００５】
【課題を解決するための手段】前記課題は、特許請求項
１の特徴により解決される。本発明の他の構成は従属項
に記載されている。
【０００６】本発明に従って先ず第一に、メインマイク
ロプロセッサが新たなデータを出力及び／または読込む
以前に、送信メモリのデータ内容及び／または受信メモ
リのデータ内容が、そこにメモリされているデータの各
出力（アウトプット）及び／または各読込み（リードイ
ン）の後に「リセット」の形式の定義状態に戻される。
この「リセット」は、例えば、定義された「無効マーキ
ング（無効識別）」を用いてメモリ内容を占有すること
により行われる。データ内容のリセットは、有利にはソ
フトウェアを介してメインマイクロプロセッサによる
か、多くの場合は有利にはハードウェアを介して更に簡
単なバスコントローラによって行われる。特に「リセッ
ト」は、新たな送信依頼または新たな受信依頼がメイン
マイクロプロセッサから出力される以前に実施されなく
てはならない。
【０００７】データが例えば欠陥経路または欠陥メモリ
が原因で更新されなかった場合には、次の送信依頼ない
しは受信依頼において、送信メモリないしは受信メモリ
の定義状態に対応するデータ内容が自動的に伝達され、
その結果として有効データが無いことをデータの受信部
が認識するか、または、データの出力ないしは読込みが
完全に阻止される。
【０００８】有利には、データ内容が実際に定義状態に
対応しているかどうかについて、例えばメインマイクロ
プロセッサによりリセット後にデータ内容がチェックさ
れる。そのための前提条件は、逆読み経路が基本的に設
けられていることである。定義状態が提供されていない
場合には、エラーと認識され、有利にはセーブされる。
エラーが在る場合に、将来的な送信依頼ないしは受信依
頼が禁止されることも可能である。
【０００９】送信メモリからバスにデータを次に出力す
る以前、及び／または、受信メモリからデータが次に読
込まれる以前に、定義状態（「無効マーキング」）が設
けられているかどうかがチェックされる。定義状態
（「無効マーキング」）が設けられている場合には、デ
ータの出力及び／または読込みが阻止される。
【００１０】本発明によりデータの保護のために利用デ
ータの領域に追加的なメモリ領域は必要とされない。デ
ータのリセットはデータのアプリケーションに依存せず
に自動的に行われる。
【００１１】
【発明の実施の形態】本発明の実施形態が図面に示され
ている。
【００１２】図１において、制御装置２は、バスインタ
ーフェース６を介して、バス加入部としてバス１に接続
されている。制御装置２は、メインマイクロプロセッサ
４と、バス送受信ユニット３に対するプロセッサインタ
フェース５とを有する。バス送受信ユニット３は、少な
くとも、送信メモリ８と、受信メモリ９と、バスコント
ローラ７とを有する。一方のバスコントローラ７と他方
のメインマイクロプロセッサ４との間における、送信メ
モリ８並びに受信メモリ９に対するそれぞれのデータ経
路は、一方向性（連続線の矢印）か、または双方向性
（追加的に、一点鎖線の矢印）であり得る。双方向性デ
ータ経路では、逆読み経路が存在する。
【００１３】図２により、送信メモリ８からのデータ出
力の例を用いて、本発明の機能技術的な特徴を説明す
る。定義データを送信メモリ８に伝達するための命令を
メインマイクロプロセッサ４が前もって行った後に、ロ
ジック図のブロック１１にて、メインマイクロプロセッ
サ４からの送信依頼が開始する。この送信依頼はブロッ
ク１２により、結果により制御されるか、または周期的
に出力される。
【００１４】送信メモリ８からメインマイクロプロセッ
サ４への逆読み経路が設けられている場合にオプション
として設けられているブロック１３により、データ内容
が送信メモリ８からバス１に出力される以前に、このデ
ータ内容が定義状態に対応して「無効マーキング」を有
しているかどうかの点でチェックされる。「無効マーキ
ング」を有する場合にはデータの出力が阻止され、送信
エラーが生成される。「無効マーキング」ではない場合
にはブロック１４にてデータが送信される。
【００１５】ブロック１５にて、送信が成功して実施さ
れたと確認される場合、ブロック１６により、送信メモ
リ８のデータ内容が、例えば送信メモリ８の各バイトに
おけるＦＦ（ｈｅｘ）である「無効マーキング」を得る
ことにより定義状態にリセットされる。「無効マーキン
グ」は有利にはメインマイクロプロセッサ４により行わ
れ、また、バスコントローラ７によっても行われ得る。
【００１６】特に逆読み経路が設けられている場合に限
って、データ内容は、オプションとしてブロック１７に
て、リセットの後に「無効マーキング」が送信メモリ８
内にも実際に存在するかどうかの点でチェックされる。
存在しない場合には、エラーと認識され、セーブされ、
このエラーにより、欠陥経路及び／または欠陥メモリ
（即ち、欠陥経路、または欠陥メモリ、または欠陥経路
及び欠陥メモリ）が閉鎖され得る。
【００１７】これにより、例えば古くなってしまった外
見上は有効なデータをバスを介して伝達することを阻止
する簡単な装置及び効果的な方法が達成される。
【図面の簡単な説明】
【図１】本発明のための回路技術に関する本質的な特徴
を示すブロック図である。
【図２】本発明のためのプログラム技術に関する本質的
な特徴を示すロジック図である。
【符号の説明】
１ バス ２ 制御装置 ３ バス送受信ユニット ４ メインマイクロプロセッサ ５ プロセッサインタフェース ６ バスインターフェース ７ バスコントローラ ８ 送信メモリ ９ 受信メモリ １１ ブロック（送信依頼開始） １２ ブロック（送信依頼） １３ ブロック（送信メモリ内のデータ内容の有効性チ
ェック） １４ ブロック（送信メモリ内のデータの送信） １５ ブロック（送信の成功の確認） １６ ブロック（リセット：無効マーキングを用いた送
信メモリの占有） １７ ブロック（送信メモリのデータと無効マーキング
との比較）
フロントページの続き (72)発明者 ヨーゼフ クラマー ドイツ連邦共和国 デー・83607 ホルツ キルヒェン アルメンラウシュヴェーク ６ ベー (72)発明者 アントン シェドル ドイツ連邦共和国 デー・80798 ミュン ヘン クルムバッハー シュトラーセ ８ Ｆターム(参考） 5B018 GA01 HA01 NA01 QA16 5B083 AA08 BB01 CD07 CE01 EE14 EF17 GG04

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】メインマイクロプロセッサ（４）と、バス
    送受信ユニット（３）に対するプロセッサインタフェー
    ス（５）とを有する制御装置であって、バス送受信ユニ
    ット（３）が、少なくとも、送信メモリ（８）と、受信
    メモリ（９）と、バスコントローラ（７）とを有する前
    記制御装置において、 メインマイクロプロセッサ（４）が新たなデータを出力
    及び／または読込む以前に、送信メモリ（８）のデータ
    内容及び／または受信メモリ（９）のデータ内容を、そ
    こにメモリされているデータの各出力及び／または各読
    込みの後に定義状態（「無効マーキング」）にリセット
    する手段（１６）が設けられていることを特徴とする制
    御装置。
  2. 【請求項２】データ内容がメインマイクロプロセッサ
    （４）によりリセットされることを特徴とする、請求項
    １に記載の制御装置。
  3. 【請求項３】データ内容がバスコントローラ（７）によ
    りリセットされることを特徴とする、請求項１に記載の
    制御装置。
  4. 【請求項４】データ内容をリセット後にチェックする手
    段（１７）が設けられていること、及び、定義状態
    （「無効マーキング」）とされていない場合にエラーが
    認識されることを特徴とする、請求項１〜３のいずれか
    一項に記載の制御装置。
  5. 【請求項５】送信メモリ（８）からバス（１）にデータ
    を次に出力する以前、及び／または、受信メモリ（９）
    からデータを次に読み込む以前に、データ内容をチェッ
    クする手段（１３）が設けられていること、及び、定義
    状態（「無効マーキング」）とされている場合に、デー
    タの出力及び／または読込みが阻止されることを特徴と
    する、請求項１〜４のいずれか一項に記載の制御装置。
  6. 【請求項６】請求項１〜５のいずれか一項に記載の制御
    装置を用いて、外見上は有効なデータをバスを介して伝
    達することを阻止するための方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10236747A1 (de) * 2002-08-10 2004-02-19 Adam Opel Ag Vorrichtung zur Sicherung der Signalübertragung in einem Kraftfahrzeug
US7219267B2 (en) * 2004-01-07 2007-05-15 International Business Machines Corporation Method, system, and program for data corruption detection and fault isolation
US8707133B2 (en) * 2011-12-05 2014-04-22 Lsi Corporation Method and apparatus to reduce a quantity of error detection/correction bits in memory coupled to a data-protected processor port

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59111561A (ja) * 1982-12-17 1984-06-27 Hitachi Ltd 複合プロセツサ・システムのアクセス制御方式
JPS63124161A (ja) * 1986-11-13 1988-05-27 Fujitsu Ltd デ−タ転送制御方式
JPH0310354A (ja) * 1989-06-08 1991-01-17 Hitachi Ltd データ転送制御システム
JPH03268153A (ja) * 1990-03-19 1991-11-28 Hitachi Ltd 入出力制御装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5837736B2 (ja) * 1979-09-04 1983-08-18 ファナック株式会社 直列デ−タ伝送方式
DE3546664C3 (de) * 1985-02-22 1995-10-26 Bosch Gmbh Robert Verfahren zum Betreiben einer Datenverarbeitungsanlage
US4862409A (en) * 1988-06-13 1989-08-29 Advanced Micro Devices, Inc. Asynchronous interrupt status bit circuit
US5271020A (en) * 1990-12-21 1993-12-14 Intel Corporation Bus stretching protocol for handling invalid data
AU4798793A (en) * 1992-08-10 1994-03-03 Monolithic System Technology, Inc. Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration
JPH0721103A (ja) * 1993-06-30 1995-01-24 Mitsubishi Electric Corp データ転送装置
US5630056A (en) * 1994-09-20 1997-05-13 Stratus Computer, Inc. Digital data processing methods and apparatus for fault detection and fault tolerance
JP3415849B2 (ja) * 1995-06-07 2003-06-09 インターナショナル ビジネス マシーンズ， コーポレーション データ・バス制御装置およびプロセス
DE19638424C1 (de) * 1996-09-19 1998-01-22 Siemens Ag Verfahren zur getakteten seriellen Datenübertragung von Datenblöcken gleicher Blocklänge
US5771346A (en) * 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
US6115761A (en) * 1997-05-30 2000-09-05 Lsi Logic Corporation First-In-First-Out (FIFO) memories having dual descriptors and credit passing for efficient access in a multi-processor system environment
US6154796A (en) * 1998-09-03 2000-11-28 Advanced Micro Devices, Inc. Apparatus and method in a network interface device for storing receiving frame status in a holding register
JP4112717B2 (ja) * 1998-12-10 2008-07-02 日本テキサス・インスツルメンツ株式会社 データ処理装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59111561A (ja) * 1982-12-17 1984-06-27 Hitachi Ltd 複合プロセツサ・システムのアクセス制御方式
JPS63124161A (ja) * 1986-11-13 1988-05-27 Fujitsu Ltd デ−タ転送制御方式
JPH0310354A (ja) * 1989-06-08 1991-01-17 Hitachi Ltd データ転送制御システム
JPH03268153A (ja) * 1990-03-19 1991-11-28 Hitachi Ltd 入出力制御装置

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