JP3415849B2 - データ・バス制御装置およびプロセス - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、データ伝送チャネルまたはデータ・バスを
制御する装置およびプロセスに関し、具体的には所定の
伝送プロトコルまたはバス・プロトコルに従ってデータ
が直列伝送されるデータ・バスと、データ・バスを制御
する階層プロセッサ・アーキテクチャの使用に係わる。
本発明は、異なる伝送プロトコルに従ってデータが伝送
されるいくつかのデータ・バスの制御に使用することが
できる。本発明は、いくつかのフィールド・データ・バ
スまたは汎用フィールド・バスの制御に特に適し、特に
車両におけるフィールド・バスの制御に適する。

［背景技術］ データ伝送チャネルまたはデータ・バスは、電子デー
タ処理システム、周辺機器、および環境間でのデータの
伝送に使用される。このデータ伝送は特定の規則に従っ
て行わなければならず、このような規則が伝送プロトコ
ルまたはバス・プロトコルである。長年の開発により、
データ・バス固有のそれぞれのバス・プロトコルに従っ
てデータ伝送を行うことができるいくつかのデータ・バ
スが確立されている。

データ・バスにおいては、データ・ビットが１ビット
ずつ順次に伝送されるビット・シリアル・データ・バス
と、一定の数のデータ・ビット、１バイトが並列に伝送
されるビット・パラレル・データ・バスとの区別があ
る。

シリアル・データ・バスの中でも、フィールド・デー
タ・バスまたはフィールド・バスは特別な位置を持つ。
フィールド・バスとは、１つまたは複数のピックアップ
とデータ処理装置との間、またはデータ処理装置と表示
装置との間の２地点間接続を置き換えることができるロ
ーカル通信網である。フィールド・バスの応用分野は、
現在のところ工業生産エンジニアリングの分野である。
さらに、車両でフィールド・バスを使用する初めての応
用分野がある。

フィールド・バスの場合、数種類のバスが市場に出て
おり、特定の応用分野用に企図され、最適化されてい
る。付随するバス制御機構が異なるため、通常はそれら
のバスの種類のそれぞれがそれ独自の固有制御機構を有
する。

R.プラサード（Prasad）とJ.−D.ドコティニー（Deco
tignie）の「Field buses−The big bazaar,part 1:Pro
blems in industrial communication」（“Die Feldbus
se−Der grosse Basar,Teil 1:Die Probleme der indus
triellen kommunikation",Bulletin of the Swiss Elec
trotechnical Association/Association of Swiss Powe
r Stations,vol.84,No.21,22nd October 1993,pp.11−1
7）では、現在の通信におけるフィールド・バスの分類
と、フィールド・バスの使用上の特定の問題点について
言及されている。たとえば、工作機械の制御と周期的ま
たは要求時のデータ交換の問題、通信上の関係およびデ
ータ特性、有効期間および肯定応答時間、プロセスの組
合せの複雑さについて記載されている。さらに、フィー
ルド・バスを使用する場合のセキュリティと信頼性の面
の意味についても扱っている。

R.プラサードおよびJ.−D.ドコティニーの「Field bu
ses−The big bazaar,part 2:The book of duties」
（“Die feldbusse−Der grosse Basar,Teil 2:Das Pfl
ichtenheft",Bulletin of the Swiss Electrotechnical
Association/Association of Swiss Power Stations,v
ol.84,No.25,17th December 1993,pp.26−30）では、フ
ィールド・バスの設計のための機器特性とデータを考慮
し、トポロジーと伝送媒体を示し、フィールド・バスの
動作責務書を作成している。この資料にはアプリケーシ
ョン層のサービスが記載され、ネットワーク管理の機能
が特定されている。

J.−D.ドコティニーの「Field buses−The big bazaa
r,part 3:Comparison with existing solutions」（“D
ie Feldbusse−Der grosse Basar,Teil 3:Vergleich vo
n exsitierenden Lsungen",Bulletin of the Swiss E
lectrotechnical Association/Association of Swiss P
ower Stations,vol.84,No.21,22nd October 1993,pp 27
−34）では、BITBUS、CAN（コントローラ・エリア・ネ
ットワーク）、FIP（フィールド・インストルメンテー
ション・プロトコル）、HART、INTERBUS−Ｓ、LON、MIL
−STD−1553、SERCOS、およびPROFIBUS（ドイツ・フィ
ールド・バス規格DIN 19245）など様々な実証済みフィ
ールド・バス・システムを示し、比較している。この資
料では、現在、様々なフィールド・バスの種類が存在す
るが、それらの種類のいずれもユーザ要件の全範囲に対
応することはできないと結論づけている。

W.ローレンツ（Lawrenz）の「AUTO BUSES for networ
king sensors/actuators,with examples from CAN」（A
UTOBUSSE fr die Sensor/Aktor−Vernetzung am Beis
piel CAN）Automation Technology Practice,vol.35,n
o.8,August 1993）では、自動車用フィールド・バスで
あるCAN（コントロール・エリア・ネットワーク）フィ
ールド・バスのプロトコルと特性について詳述してい
る。このバスと、回路設計構成要素と、プログラム設計
構成要素に関する全制御機構が記載されている。さら
に、様々な自動車用フィールド・バスのそれぞれの制御
に必要ないくつかの製造業者製の様々な電気回路が記載
されている。

従来の技術の欠点 個々のデータ・バスの異なる多くの固有バス・プロト
コルのために、現在、各データ・バス特有の制御機構が
必要である。市場で実証済みのデータ・バスの種類数に
加えて、それぞれ１つのタイプのバスにしか使用するこ
とができない多くのデータ・バス制御機構がある。

これは、用途がきわめて限られていることから製造規
模が小さく、データ・バス制御機構の製造業者にとって
はコストが高くなることを意味する。データ・バス制御
機構のユーザにとっては、様々なデータ・バスの動作を
可能にするために、いくつかのデータ・バス制御機構が
必要なため、このような数のデータ・バス制御機構があ
ることはコストが高くなることを意味する。

さらに、新しいデータ・バス・タイプとそのデータ・
バス・プロトコルに対応するためには、既存のデータ・
バス制御機構の回路設計の変更が必要であり、特にデー
タ・バス制御機構の個々の回路設計機能の拡張または修
正を要し、したがって開発要件、時間、およびコストが
増大する。

［発明の開示］ 本発明は、既存のデータ・バスと、特に、将来開発さ
れるデータ・バスの制御を、それぞれの付随するデータ
・バス・プロトコルによって可能にするデータ・バスの
制御機構を開発するという課題に基づく。新しいデータ
・バス・プロトコルへの対応は、時間とコストへの最小
限の投資で行う必要がある。本発明は、さらに、データ
・バスでの高速のデータ伝送速度を有する制御装置を使
用可能にする。

この課題の解決策 この課題は、本発明によって、請求項１に記載の特徴
を有する装置により解決される。

この場合、少なくとも２つのプロセッサ・レベルを持
つ階層プロセッサ・アーキテクチャの特徴により、異な
るプロセッサ・レベルを制御装置の特定の部分のために
最適化することができるようにして、制御タスクを異な
るプロセッサ・レベル間で分担することができ、このよ
うにして、高速信号処理速度と高速データ処理速度を達
成することができるので有利である。さらに、制御タス
クの分化と最適化により、単純な回路設計を使用して高
速の信号処理速度を達成することができ、したがって、
制御装置の動作の信頼性が高くなり、製造が経済的にな
るので有利である。さらに、階層プロセッサ・アーキテ
クチャと、異なるプロセッサ・レベルへの制御タスクの
分化とによって、新しいデータ・バス・タイプとそれら
に付随するデータ・バス・プロトコルへの対応が可能に
なり、時間と費用の両面で経済的であり、特に回路設計
における個々の機能の拡張または修正が不要である。

本発明の一態様では、本装置は請求項２に記載の特徴
を有する。

この場合、プログラマブル・シーケンサまたは限定さ
れた命令セットを有するマイクロプロセッサとして実施
することができる第１のプログラマブル・シーケンス制
御システムが、特定用途向けに最適化され、データ・バ
スで伝送される高速命令実行と２進文字の高速処理を容
易にする命令セットを備えるので有利である。第１のプ
ログラマブル・シーケンス制御システムは、たとえば２
進文字レベルの制御タスクを受け持ち、それらの制御タ
スクに特に適した命令セットを有する。さらに、データ
・バス情報の走査機能を備えた第１のプログラマブル・
シーケンス制御システムは、ビット値0/1に関して確実
な判断をし、その際、判断基準はユーザによってプログ
ラム可能であるので有利である。さらに、第１のシーケ
ンス制御システムはユーザによるプログラムが可能なた
め、新しいデータ・バス・タイプへの対応が、個々の回
路設計機能の拡張または修正なしに、コストと時間の面
で安価に実現可能なので有利である。さらに、ユーザ・
プログラマブル・シーケンサまたは限定された命令セッ
トを有するマイクロプロセッサとして実施することがで
きる第２のプログラマブル・シーケンス制御システム
が、特定用途向けに最適化され、高速命令実行とデータ
・ワードの高速処理を容易にする命令セットを備えるの
で有利である。第２のプログラマブル・シーケンス制御
システムは、データ・ワード・レベルでの制御タスクを
受け持ち、それらの制御タスクに特に適した命令セット
を有する。データ・ワードはいくつかの２進文字を含
み、１データ・ワードの２進文字数は通常、データ・バ
ス・プロトコルによって事前に選定されており、たとえ
ば１〜８ビットのデータ・ワードから成る。さらに、第
２のシーケンス制御システムはユーザによってプログラ
ム可能なため、新しいデータ・バス・プロトコルへの対
応を、個々の回路設計機能の拡張または修正なしに時間
とコストの点で安く行うことができる。

本発明の他の態様では、本装置は請求項３に記載の特
徴を有する。

この場合、第１のシーケンス制御システムによってク
ロック信号の同期がとられ、第１のシーケンス制御シス
テムはその調整された命令セットのためのこの同期化を
高速で行うことができ、したがって、データ・バスでの
高速の伝送速度を可能にするので有利である。さらに、
たとえば10MHzのこの高速伝送速度を、制御可能なデー
タ・バス・タイプに関する高度の柔軟性と同時に達成す
ることができるので有利である。これは、原価面だけで
なく制御の伝送コストと動作コストに関する利点にも結
びつく。データ・バスが別のクロック線でクロック信号
を搬送しないとしても、データ・バスが暗黙的に有する
クロック信号を、データ・バスで伝送されるデータのシ
ーケンスから設定することができる。

本発明の他の態様では、本装置は請求項４および請求
項５に記載の特徴を有する。

この場合、２進文字のフィルタリングが可変で、プロ
グラム可能であり、したがって修正された伝送条件およ
びプロトコル条件に簡単、迅速、かつ経済的に適合する
ことができるので有利である。２進文字のフィルタリン
グは、たとえば、伝送チャネル上の障害をフィルタリン
グ除去するために使用することができる。このフィルタ
リング除去は、特定の時点での受信信号の個別サンプリ
ングか、たとえば多数決方式などの対応する多重論理回
路による複数のサンプリングか、または検査窓技法によ
って行うことができる。第１のシーケンス制御システム
は適切な手段を使用して、第２のシーケンス制御システ
ムのためにクロック信号を準備し、したがって両方のシ
ーケンス制御システム間の信頼性のある経済的な通信が
保証される。

本発明の他の態様では、本装置は請求項６に記載の特
徴を有する。

この場合、第２のシーケンス制御システムによって送
受信プロトコルが実行され、第２のシーケンス制御シス
テムはその調整された命令セットによりこれを高速で実
行することができ、したがってデータ・バスでの高速伝
送速度を可能にするので有利である。さらに、高速伝送
速度は実行するデータ・バス・プロトコルに関する高度
の柔軟性と同時に達成されるので有利である。これに
は、時間だけでなく制御の伝送コストと動作コストの両
方に関するコスト面での利点にも結びつく。さらに、第
２のシーケンス制御システムでのプロトコル処理に関し
て可能性のある制限事項である、データ・バス・プロト
コルの変更または調整が、第２のシーケンス制御システ
ムの制御プログラムを修正するだけで実現することがで
きるので有利である。したがって、第２のシーケンス制
御システムは、通信の構築とデータ・バスの初期設定と
いう特別なタスクのために有利に最適化することができ
る。このタスクには、システムによって決められた制限
内でのアドレス・フィールドのサイズをユーザによって
プログラム可能な、アドレス識別と、アドレスおよびユ
ーザ・データ、および必要ならテスト・データおよびハ
ンドシェーク・データの送受信とが含まれる。

本発明の他の態様では、本装置は請求項７および請求
項８に記載の特徴を有する。

この場合、第２のシーケンス制御システムの最適化さ
れた命令セットにより、データ・バス・アクセス権とア
ドレス認識の決定が高速で行われるので有利である。同
じ事は障害の認識にも当てはまる。障害の認識は、デー
タ・バス・プロトコルの要件に従って、たとえばパリテ
ィ・ビットによって、または巡回ブロック検査プロシー
ジャによって行うことができる。巡回ブロック検査プロ
シージャの場合、検査多項式がユーザによってプログラ
ム可能なので有利である。さらに、第２のプログラマブ
ル・シーケンス制御システムは障害を修正する手段を有
することができる。したがって、障害修正を高速で、し
かも構成要素のための余分な作業を最小限にして行うこ
とができるので有利である。

本発明の他の態様では、本装置は請求項９に記載の特
徴を有する。

この場合、送信メモリと受信メモリを別々に備え、送
信障害の場合に制御機能を起動するために、送信された
データを同時に受信メモリにロードすることが可能なの
で有利である。送信メモリと受信メモリの実装は、基本
的に、異なるメモリ・アーキテクチャを使用して可能で
ある。FIFOメモリとしての実装によって、アドレス指定
における余分な作業が最小限であることと、高速アクセ
スと、経済的な実装という利点が得られる。

本発明の他の態様では、本装置は請求項10および請求
項11に記載の特徴を有する。

この場合、インデックスを使用して異なるデータ形式
を選択することができ、それによってゼロ復帰（RZ）、
非ゼロ復帰（NRZ）、マンチェスター、またはビット・
スタッフィング方式などの伝送形式を処理することがで
きる。ビット・スタッフィングは、クロック同期に使用
され、同じビット数を送信する場合に補足ビットを付加
する。識別ビット・シーケンスのロギングに関しては、
このログのサイズとビット幅を調整することができ、し
たがって、個々の回路設計機能の拡張または修正を行う
ことなく新しいデータ・バス・プロトコルへの対応を経
済的かつ迅速に行うことができる。FIFOメモリの割振り
および状態、割込みマスク、または障害事実などの状態
情報と制御情報のロードによって、制御機能を安価かつ
迅速に監視することができる。

本発明の他の形態では、本装置は請求項12に記載の特
徴を有する。

この場合、本装置はシリアル・データ・バスの制御、
特に現在市販されている工業用フィールド・バスおよび
自動車用フィールド・バスの制御だけでなく、ABUS（自
動車用ビット・シリアル・ユニバーサル・インタフェー
ス・システム）、CANバス（コントローラ・エリア・ネ
ットワーク）、SAEバスJ1850、またはVANバス（車両エ
リア・ネットワーク）など将来開発されるバスの制御に
も適するので有利である。この調整可能性は、階層プロ
セッサ・アーキテクチャにより、個別の回路設計機能の
拡張または修正をまったく行わずに、あるいは限られた
拡張または修正を行うだけで、迅速かつ安価に実現する
ことができるので有利である。個々のプロセッサ・レベ
ルの作業分化と特化により、高速の処理速度と同時に低
コストを達成することができる。

本発明の他の態様では、本装置は請求項13に記載の特
徴を有する。

この場合、PowerPCマイクロコントローラがそのRISC
アーキテクチャにより制御タスクの高速処理に特に適し
ている。本発明のようなデータ・バス制御機構の組込み
は、コストおよび開発への最小限の投入で実現すること
ができ、信頼性の高い経済的な動作を保証する。PowerP
Cマイクロコントローラは、最新の高性能マイクロプロ
セッサとマイクロコントローラのファミリであるPowerP
Cプロセッサ・ファミリに属する。PowerPCマイクロコン
トローラは、IBMドイツ販売を介して、またはIBMコーポ
レイションを介して入手可能である。さらに、共通の機
能プラットフォーム上、たとえば自動車内に、エンジン
制御、空調、ナビゲーション、表示装置、オーディオ・
ビデオ・アプリケーションの機能など他の機能を同時に
組み込むことができるので有利である。この機能プラッ
トフォームは、集積階層プロセッサ・アーキテクチャを
使用したPowerPCマイクロコントローラに加えて、DRAM
メモリ、表示装置のほか、様々なデータ・バス用のバス
・ドライバおよびバス・インタフェースを有する。これ
らの構成要素は発生するタスクを有利に分化し、たとえ
ばバス・ドライバはデータ・バスで送信されるデータ内
のビット領域の監視を受け持つ。

前記課題は、さらに本発明により、請求項14に記載の
プロセス・ステップに示すプロセスによって解決され
る。

この場合、２進文字とデータ・ワードを異なるプロセ
ッサ・レベルで分割処理することと、プロセス・ステッ
プの詳細な特化とによって、回路設計における最小限の
余分な作業だけで高速な処理速度が可能になり、特に新
しいデータ・バス・プロトコルの調整に関して制御プロ
シージャの高度な柔軟性が得られるので有利である。

本発明の一態様では、本装置は請求項15に記載の特徴を
有する。

この場合、データ・バスで伝送される２進文字または
データ・ワードの処理を迅速に高信頼性で安価に行うこ
とができる。特に、ユーザがプログラムすることがで
き、処理する制御タスク用に最適化された命令セットを
有する第１または第２のシーケンス制御システムによっ
て、クロック信号の同期またはビット長の定義を行うこ
とができる。本発明のプロセスでは、アドレス・フィー
ルド・サイズまたは検査多項式はユーザがプログラムす
ることができ、したがって新しいデータ・バス・プロト
コルの調整に関して制御プロセスに高度の柔軟性を与え
るので特に有利である。

本発明の他の態様では、本装置は以下に記載の特徴を
有する。

この場合、データ・バスでのデータの送受信のために
拡張された同等の命令を使用し、本発明におけるように
それらの命令を記憶することによって、伝送の調停フェ
ーズの任意の時点で伝送モードを送信から受信またはそ
の逆に中断なしに変更することが可能なので有利であ
る。たとえば、同等の命令のアドレスが一群のビットの
み、またはたとえば最上位ビットの１ビットのみ異なる
ようにして、命令を第１および第２のアドレス領域にフ
ァイルした場合、そのビットを反転させるだけで送信機
能から受信機能への切換えが可能である。これは、送信
機能が開始済みであり、バス調停が現れたが、送信権が
なく、他の局が送信権を持っていてそれを使用している
場合に特に有利である。ネガティブ・バス調停の場合に
前面に出て切換えの遅延なしに動作することができるよ
うに、送信プログラムの実行時ごとにそれに関連づけら
れた受信プログラムがシャドウ・プログラムとして格納
されるため、本発明のこのプロセスはシャドウ・プログ
ラム実行ともみなすことができる。これによって、割込
み機構とそれに伴う時間の損失なしに、高くつくソフト
ウェア構成要素もなしに、送信から受信への移行が可能
になるので有利である。

本発明の基になっている課題は、さらに以下に記載の
階層プロセッサ・アーキテクチャの使用によって解決さ
れる。

この場合、異なるプロセッサ・レベルでの制御タスク
の分化と、したがって異なるプロセッサ・レベルを有す
る階層プロセッサ・アーキテクチャの使用による送信タ
スクに対する個別のプロセッサ・レベルの特化が可能に
なるので有利である。階層プロセッサ・アーキテクチャ
を使用することで、同時実施による信頼性の高い経済的
な回路設計によって高度のプロセッサ速度とプロトコル
柔軟性を実現することができる。たとえば、第１のプロ
セッサ・レベルを２進文字の処理に使用し、第２のプロ
セッサ・レベルをデータ・ワードの処理に使用すること
によって、制御タスクに置いて、将来のバス・プロトコ
ルに対応する高い柔軟性に加えて、制御装置における高
水準の信頼性ももたらす構造が実現される。さらに、階
層プロセッサ・アーキテクチャと、異なるプロセッサ・
レベルでの制御タスクの分化によって、特に、個々の回
路設計機能の拡張または修正を行わずに、新しいデータ
・バス・タイプおよびデータ・バス・プロトコルへの迅
速で経済的な対応が可能になる。

［図面の簡単な説明］ 本発明の実施例を図面に示し、以下で詳細に説明す
る。

第１図は、データ・バスを制御する装置の大縮尺ブロ
ック図である。

第２図は、データ・バスを制御する装置の一態様を示
す中縮尺ブロック図である。

第３図は、データ・バスを制御する装置の一態様を信
号経路と共に示す小縮尺ブロック図である。

第４図は、いくつかのデータ・バスのうちの１つを制
御する装置の集積解決策を示すブロック図である。

第５図は、自動車における様々な機能の制御のための
中央機能プラットフォームを示す図である。

［発明を実施するための最良の形態］ 第１図は、データ・バス101を制御する装置100の大縮
尺ブロック図であり、信号経路104を使用してデータを
交換する第１のプロセッサ・レベル102と第２のプロセ
ッサ・レベル103を持つ階層プロセッサ・アーキテクチ
ャが示されている。このデータ交換は、直列データ、ク
ロック、および制御信号を特に扱う。どちらのプロセッ
サ・レベルも、メモリ105内のデータを使用して制御機
能の実行を行う。さらに、マイクロプロセッサまたはマ
イクロコントローラ106が図示されており、これもメモ
リ105内のデータを使用して機能し、データ・バス制御
機構の動作を制御する。

第２図は、データ・バスを制御する装置200の一設計
態様の中縮尺ブロック図であり、ドライバ211、212、21
3、および214を介して両方のシーケンサ221および222に
それぞれ接続されているいくつかの制御可能データ・バ
ス201、202、203、および204が図示されている。シーケ
ンサ221はメモリ223内のデータを使用して機能し、シー
ケンサ222はメモリ224内のデータを使用して機能する。
両方のシーケンサはマイクロプロセッサまたはマイクロ
コントローラ230に接続されている。

第３図は、データ・バスを制御する装置300の一設計
態様を信号経路と共に示した小縮尺ブロック図であり、
制御装置のモジュラ構成が図示されている。本発明で
は、データ・バス301の信号の処理は階層プロセッサ・
アーキテクチャによって２つの部分領域すなわちプロセ
ッサ・レベルに分割されている。それぞれのプロセッサ
・レベルは、それぞれのデータ・バス・プロトコルに従
ってこの部分領域で割り振られたタスクを実行する、ユ
ーザによるプログラムが可能なシーケンス制御システム
であるシーケンサを有する。

第１の部分領域には、２進文字またはビット解析、ビ
ット送信、およびクロック同期のほか、送信およびフォ
ーマッティング・ユニット312によるビットのフォーマ
ットが含まれる。この第１の部分領域は、一次シーケン
サ310によって制御され、実行される。この場合、一次
シーケンサ310は、RAMアーキテクチャを有する一次制御
メモリ311内のデータを使用して機能する。送信データ
・ワードの調整は、データ組立てユニット370で行われ
る。

第２の部分領域は、関連する検査機構を使用してデー
タ・ワードの送受信を扱う。この第２の部分領域は、第
２のシーケンサ320によって制御され、実行される。こ
の場合、第２のシーケンサ320はRAMアーキテクチャを有
する第２の制御メモリ321内のデータを使用して機能す
る。第１の制御メモリ311内と第２の制御メモリ321内に
ファイルされているプログラムは、制御する必要がある
データ・バス301の必要なプロトコル機構を表す。２進
文字からデータ・ワードへのフォーマット312、巡回冗
長検査プロセス（CRC CHK/GEN）313、またはビット・
スタッフィングなどの特定の機能を必要に応じて起動す
ることができる。第１のシーケンサ310と第２のシーケ
ンサはクロック線（CLK）330および信号線331を使用し
て相互に通信する。

データ入力は、FIFOアーキテクチャを備えた受信メモ
リ（RECV FIFO）350によって行われ、データ出力はFIF
Oアーキテクチャを備えた送信メモリ（XMIT FIFO）360
を介して行われる。データ伝送に障害があると認められ
た場合転送するデータの量がこの２つのFIFOメモリ350
および360の未割振り容量を超えない限り、プログラム
実行を自動的に繰り返すことができる。（AUTO REPEAT
機能）。これは、それぞれFIFOメモリ350および360に入
っている対応する制御機能（REPEAT CNTL）351および3
61によって制御される。

さらに、データは送信メモリ350への送信および書込
み時に送信プロシージャと並列して読み取られる。した
がって、送信上の問題が発生した場合は、マイクロプロ
セッサまたはマイクロコントローラによって障害分析を
行うことができる（MONITOR機能）。

識別ビット・シーケンス・ユニット（ID CHK）314
が、メッセージ識別レジスタに格納されている値（MSG
ID）315と一致するビット・シーケンスがデータ・バ
ス上で発生したかどうかを検査する。１つの比較値が入
ったマスク・レジスタ（除外マスク・レジスタ）または
他のすべての比較値が入った汎用マスク・レジスタ（グ
ローバル・マスク・レジスタ）を使用して、個々のビッ
トを検査から除外することができる。必要なら、このビ
ット・シーケンスにメッセージの終わりまでのすべての
ビットを加えて、受信メモリ（RECV FIFO）350に保持
する。さらに、装置300は状態制御レジスタ（MODE）316
を有する。

ビット入出力およびフォーマッティング・ユニット31
2、データ組立てユニット370、ブロック検査ユニット31
3、および識別ビット・シーケンス・ユニット（ID CH
K）314は、第１のバス接続を使用して互いにリンクされ
ている。さらに、第２のシーケンサ320、データ組立て
ユニット370、ブロック検査ユニット313、識別ビット・
シーケンス・ユニット（ID CHK）314、メッセージ識別
レジスタ（MSG IG）315、送信および受信メモリ350お
よび360の制御機能351および361は、第２のバス接続を
使用して互いにリンクされている。さらに、両方のシー
ケンサ310および320の両方の制御メモリ311および321、
送信メモリおよび受信メモリ350および360、メッセージ
識別レジスタ（MSG IG）315、モード制御レジスタ（MO
DE）316は、第３のバス接続382を使用して互いにリンク
されている。第３のバス接続382は同時にマイクロプロ
セッサまたはマイクロコントローラの中央処理装置390
とのインターフェースでもある。ブロック検査ユニット
313と制御機能351および361は割込み出力391を有し、こ
の出力をマイクロプロセッサまたはマイクロコントロー
ラの中央処理装置390が受信することができる。

第１図、第２図、および第３図に示す機能ブロック
は、以下の機能ブロックに相当する。

図 １ ２ ３ 装置 100 200 300 データ・バス 101 201〜204 301 第１のプロセッサ・レベル 102 221 310 第２のプロセッサ・レベル 103 222 320 データ交換 104 222 330/331 メモリ 105 223/224 311/321 マイクロプロセッサ/CPU 106 230 390 第２のプロセッサの命令セットは、調停フェーズの実
行まで実行される送信コマンドの同等の受信コマンドが
存在するように設計されている。この受信コマンドのハ
ードウェア制御機能は、それに対応する送信コマンドの
ハードウェア制御機能のサブセットである。これは、送
信コマンドと受信コマンドの実行において対応する応答
時間を保証することによって、制御がバスにアクセスす
ることができるかどうかが決定される調停フェーズ中に
送信モードから受信モードへの切換えを中断なしに行う
ことができることを意味する。第２のシーケンサ320の
プログラム・メモリ321には、第１のシーケンサのそれ
ぞれのデータ・バス・プロトコルに付随する送信プログ
ラムが入っている。その逆に、このプログラム・メモリ
内の、ハードウェア・アドレス・オフセットによって得
られる上位アドレス領域には、対応する受信メモリが、
RAMアーキテクチャを備えるシャドウ・メモリ322として
入っている。調停フェーズ中にバス制御が失われた場合
（調停の損失）、このアドレス・オフセットが次の命令
アドレスに加えられ、シャドウ・メモリ322に入ってい
る受信プログラムの受信命令の対応するアドレスにジャ
ンプし、受信プログラムが送信プログラムにシームレス
に中断なく置き換わり、前に受信メモリ350から受信し
たデータが今度は有効性を得る。

調停フェーズ中に障害が発生した場合、それは調停の
損失と解釈される。ラッチ・バッファが作動して、シャ
ドウ・メモリ322に移行する際に第２のシーケンサ32ー
のプログラム・メモリ321の最高値アドレス行を制御す
る。このようにして、命令シーケンスは受信プログラム
内の対応する場所に直接ジャンプし、受信プログラムの
実行が続行される。すでに受信したデータは、識別ビッ
ト・シーケンスの一部と解釈され、識別レジスタ314上
の識別ビット・シーケンスとの一致が検査される。さら
に、送信メモリ360のアドレス・ポインタがリセットさ
れる。データ交換が終了すると、新たな送信試行を行う
ことができる。

第４図は、いくつかのデータ・バスのうちの１つを制
御する装置の集積解決策を示すブロック図であり、Powe
rPCマイクロプロセッサとデータ・バスを制御する装置
との集積構成要素500が図示されている。対応するバス
・ドライバ516を使用してこの集積構成要素500を制御す
る様々な自動車フィールド・バス（ABUS、CAN、VAN）51
0に加えて、この集積構成要素500は、ドライバ516を使
用してRS232 515型データ・バスを制御することもで
き、ドライバ521を使用してもう１つのデータ・バス520
を制御することができる。このために集積構成要素500
はプログラムおよびデータ・メモリ530からのデータを
使用して機能する。集積構成要素500は、ビデオ・メモ
リ（VRAM）を介して液晶表示装置570を制御する。この
構造体全体は、読取り専用メモリ（ROM）550の中央機能
とクロック・ユニット（CLK）560によってサポートされ
る。

第５図において、車両内の様々な機能のPowerPCコン
トローラを使用した中央制御のための機能プラットフォ
ーム600は、センサ614とアクチュエータ615が接続され
たいくつかのクラスタ・コントローラ611、612、および
613を有するＡバス・データ・バス610の制御可能性を示
している。他のフィールド・バスを制御する可能性に加
えて、この機能プラットフォーム600は、フラッシュ・
メモリ・カードまたは磁気ディスクなどのメモリ媒体の
接続用の第１のPCMCIA（パーソナル・コンピュータ・メ
モリ・カード国際協会）インタフェース620を有する。
これらのメモリ媒体は、たとえば、ユーザ識別標識また
はアクセス権などのユーザ固有または車両固有のデータ
を保持する。さらに、機能プラットフォーム600は、新
しいアプリケーション・プログラムとの接続用またはデ
ータ通信用の第２のPCMCIA（パーソナル・コンピュータ
・メモリ・カード国際協会）インタフェース621を有す
る。

さらに、機能プラットフォーム600は計器盤631を制御
するディスプレイ出力端子630を有する。もう１つのイ
ンタフェース640によって車両診断を行うことができ、
必要であれば整備作業の折に障害分析とデータ交換を行
うことができる。さらに、インタフェース650とそれに
接続されたアンテナ651を使用して、電話、ファクス、
または、GPSを使用した一測定などのコードレス・デー
タ・サービスを使用することができる。ビデオ・カメラ
661が接続された対応するインタフェース660を使用し
て、道路固有情報を収集して考慮に入れることができ
る。

さらに、機能プラットフォーム600は、キーボード、
マウス、またはローラ・ボールなどの入力媒体の接続用
のシリアル・インタフェース670、CD−ROMまたは磁気テ
ープなどの大容量記憶媒体の接続用のSCSIタイプのイン
タフェース671、たとえば音声を使用したコマンド入力
または情報出力用のオーディオ・インタフェース672、
およびたとえばプリンタを使用した情報出力用のパラレ
ル・インタフェース673を有する。

フロントページの続き (72)発明者 ノーマン、マーテイン ドイツ国ジンデルフィンゲン、イン・デ ア・ハルデ 41 (72)発明者 ゲッツエ、ボォルクマー ドイツ国グラーフェナウ、マルテザーシ ュトラーセ 69 合議体 審判長 下野 和行 審判官 東森 秀朋 審判官 今井 義男 (56)参考文献 特開 平６−104951（ＪＰ，Ａ) 特開 平７−114518（ＪＰ，Ａ) 特開 平７−121485（ＪＰ，Ａ) 特開 平６−214961（ＪＰ，Ａ) 特開 昭60−256860（ＪＰ，Ａ) 特開 昭63−208153（ＪＰ，Ａ)

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】２進文字の形式の情報の伝送用に意図され
   たデータ・バス（101）制御のための装置（100）が階層
   プロセッサ構造を有し、 階層プロセッサ構造が、マイクロプロセッサとは別に設
   けられ、マイクロプロセッサに接続されるメモリ内のデ
   ータを使用して機能し、かつプログラム可能な少なくと
   も２つのプロセッサ（102、103）の階層を有し、 少なくとも２つのプロセッサ（102、103）のそれぞれ
   が、データ・バス（101）の制御のための分化されたタ
   スク用に意図され、 少なくとも２つのプロセッサ（102、103）の間でデータ
   ・フロー（104）を可能とするデータ・バスの制御のた
   めの装置（100）であって、 少なくとも２つのプロセッサ（102、103）の階層のうち
   の第１のプロセッサ（102）が第１のプログラム可能シ
   ーケンス制御システム（221）を有し、 第１のプログラム可能シーケンス制御システム（221）
   が、データ・バス（101）で伝送される２進文字を処理
   する手段を有し、少なくとも２つのプロセッサ（102、1
   03）の階層のうちの第２の上位のプロセッサ（103）
   が、データ・ワードを処理するための第２のプログラム
   可能シーケンス制御システム（222）を有し、 データ・ワードがデータ・バス（101）で伝送されるい
   くつかの２進文字を含むことを特徴とする、データ・バ
   スの制御のための装置（100）。
2. 【請求項２】データ・バス（101）が第１のクロック信
   号を通信し、 データ・バス（101）の制御のための装置（100）が第２
   のクロック信号を使用しており、 第１のプログラム可能シーケンス制御システム（221）
   が第２のクロック信号を第１のクロック信号に同期させ
   る手段を有することを特徴とする、請求項１に記載のデ
   ータ・バス（101）の制御のための装置（100）。
3. 【請求項３】第１のプログラム可能シーケンス制御シス
   テム（310）が、データ・バス（301）で伝送される２進
   文字のフィルタリングを実行する手段（312）を有する
   ことを特徴とする、請求項１または請求項２に記載のデ
   ータ・バス（301）の制御のための装置（300）。
4. 【請求項４】第１のプログラム可能シーケンス制御シス
   テム（310）が、第２のプログラム可能シーケンス制御
   システム（320）のための第３のクロック信号（331）を
   初期設定する手段を有することを特徴とする、請求項１
   ないし請求項３に記載のデータ・バス（301）の制御の
   ための装置（300）。
5. 【請求項５】第２のプログラム可能シーケンス制御シス
   テム（320）がデータ・バス（301）送受信プロトコルを
   実行する手段を有することを特徴とする、請求項１ない
   し請求項４に記載のデータ・バス（301）の制御のため
   の装置（300）。
6. 【請求項６】第２のプログラム可能シーケンス制御シス
   テム（320）がデータ・バス（301）に対するアクセス権
   およびアドレス認識を判断する手段を有することを特徴
   とする、請求項１ないし請求項５に記載のデータ・バス
   （301）の制御のための装置（300）。
7. 【請求項７】第２のプログラム可能シーケンス制御シス
   テム（320）がデータ・バス（301）で伝送される２進文
   字における障害認識手段（313）を有することを特徴と
   する、請求項１ないし請求項６に記載のデータ・バス
   （301）の制御のための装置（300）。
8. 【請求項８】データ・バス（301）で受信するデータの
   ための受信メモリ（350）と、データ・バス（301）で送
   信するデータのための送信メモリ（360）とをさらに有
   し、 受信メモリ（350）および送信メモリ（360）が主として
   FIFOメモりとして設計されていることを特徴とする、請
   求項１ないし請求項７に記載のデータ・バス（301）の
   制御のための装置（300）。
9. 【請求項９】データ・バス（301）で送信される２進文
   字のデータ形式を処理する手段（312）と、 データ・バス（301）上でそれが発生するとデータ・バ
   ス（301）の制御のための装置（300）が活動状態になる
   識別ビット・シーケンスを格納するレジスタ（315）
   と、 その内容がデータ・バス（301）の制御のための装置（3
   00）の動作状態を再現する状態レジスタおよび制御レジ
   スタ（316）とをさらに有する、請求項１ないし請求項
   ８に記載のデータ・バス（301）の制御のための装置（3
   00）。
10. 【請求項１０】識別ビット・シーケンスを格納するため
    のレジスタ（315）のサイズが調整可能であることを特
    徴とする、請求項９に記載のデータ・バス（301）の制
    御のための装置（300）。
11. 【請求項１１】データ・バス（301）が、２進文字が直
    列に伝送される伝送チャネルであり、特に一般産業応用
    分野用のフィールド・バスまたは自動車で使用するため
    のフィールド・バスであることを特徴とする、請求項１
    ないし請求項10に記載のデータ・バス（301）の制御の
    ための装置（300）。
12. 【請求項１２】データ・バス（301）の制御のための装
    置（300）がマイクロコントローラ（500）の機能範囲に
    集積され、マイクロコントローラが中央機能プラットフ
    ォーム（600）の一部であることを特徴とする、請求項
    １ないし請求項11に記載のデータ・バス（301）の制御
    のための装置（300）。
13. 【請求項１３】データ・バス（101）で２進文字形式の
    情報が伝送されるデータ・バス（101）を制御する方法
    であって、 マイクロプロセッサとは別に設けられ、マイクロプロセ
    ッサに接続されるメモリ内のデータを使用して機能し、
    かつプログラム可能な少なくとも２つのプロセッサ（10
    2、103）の階層のうちの第１のプロセッサ（102）で２
    進文字を処理するステップと、 少なくとも２つのプロセッサ（102、103）の階層のうち
    の第２の上位のプロセッサ（103）でデータ・ワードを
    処理するステップとを有し、さらに 第１のプロセッサ（102）において、第１のプログラム
    可能シーケンス制御システム（221）が、 データ・バス（101）の第１のクロック信号をデータ・
    バスの制御のための第２のクロック信号と同期させるス
    テップと、 第２のプログラム可能シーケンス制御システム（222）
    を有する第２のプロセッサ（103）のための第３のクロ
    ック信号を発生するステップと、 データ・バス（101）で伝送されるデータ内のビット領
    域を検出するステップとを実行させ、 第２のプロセッサ（103）において、第２のプログラム
    可能シーケンス制御システム（222）が、 データ・バス（301）でそれが発生するとデータ・バス
    （301）の制御のための装置（300）が活動状態になる識
    別ビット・シーケンスのサイズを判断するステップと、 データ・バス（101）上のデータの１データ・ワード当
    たりの２進文字数と、データ形式と、伝送速度とを判断
    するステップと、 制御信号の送受信を行うステップと、 巡回ブロック検査プロシージャを使用して受信データを
    検査するステップとを実行させることを特徴とする、デ
    ータ・バス（101）の制御のための方法。
14. 【請求項１４】前記方法がデータの送信のための命令と
    データの受信のための命令を使用し、 データの伝送のための命令を第１のアドレス領域（32
    1）に格納するステップと、 データの受信のための命令を第２のアドレス領域（32
    2）に格納するステップと、を含む請求項13に記載の方
    法。
15. 【請求項１５】データの送信および受信のための同等の
    命令が第１（321）および第２（322）のアドレス領域内
    のアドレス・オフセットによって識別されるアドレスに
    格納されるステップを含む、 請求項14に記載の方法。
16. 【請求項１６】アドレス・オフセットは、最上位ビット
    の差異を含む、請求項15に記載の方法。
17. 【請求項１７】アドレス・オフセットの付加によって、
    データの送信のための１つの命令が第１のアドレス領域
    （321）の１つの場所から第２のアドレス領域（322）内
    のデータの受信のための同等の命令にジャンプするステ
    ップを含む、請求項16に記載の方法。