CN107547326A - 基于fpga的控制器局域网ip核 - Google Patents

Abstract

本发明公开了一种基于FPGA的控制器局域网IP核。所述控制器局域网IP核在FPGA上实现。本发明提供的控制器局域网IP核，具有三种接口方式，接收数据采用接收FIFO（先进先出）设计，使控制器局域网控制器在被微处理器在读取数据的同时接收来自总线上的数据。本发明的控制器局域网IP核包括接口管理单元，错误管理逻辑，位时序逻辑，位流处理器，验收滤波，接收FIFO，发送缓冲器。将专用的芯片实现功能设计成IP核，便于在嵌入式系统设计中移植，节约电路板面积，降低成本，可移植性强；可根具实际需要对引脚和接口进行修改，便于与微控制器IP集成，缩短系统开发时间。

Description

基于FPGA的控制器局域网IP核

技术领域

本发明涉及工业控制、串行通信及集成电路领域，尤其涉及控制器局域网IP核的设计。

背景技术

控制器局域网（Controller Area Network: CAN）是由国际标准组织定义的串行通信总线，属于现场总线范畴。CAN最初是由德国的博世（BOSCH）公司为汽车监测、控制系统而设计的。现代汽车越来越多地采用电子装置控制，如发动机的定时、注油控制，加速、刹车控制及复杂的抗锁定刹车系统等。由于这些控制需检测及交换大量数据，采用信号线的方式不但烦琐、昂贵，而且难以解决问题，采用CAN总线技术上述问题便得到很好地解决。

现代轿车的设计中，CAN已经成为必须采用的技术。世界上举足轻重的汽车制造商包括奔驰、宝马、大众等都在积极地将CAN总线用在新型汽车上。采用CAN总线来实现汽车内部控制系统与各检测和执行机构间的数据通信。CAN总线己成为汽车总线的主流技术。

随着车联网时代的到来，车联网需要车辆的身份信息、精准油耗、精准里程、精准轨迹、车况（门窗灯、油水电、怠速等）、速度、位置、用车属性、车辆配置、通信能力等信息，而实现这些信息采集的最好方式就是现代汽车电子采用的控制器局域网技术。随着工业4.0和车联网时代的到来，因此研究具有自主知识产权、完全可控的控制器局域网IP核，对于工业控制安全和汽车控制安全来说具有非常重要的意义。

目前世界上有20多家CAN总线控制器提供商，110多种CAN总线控制器独立芯片和集成CAN控制器的微处理器芯片。目前关于CAN控制器有如下缺点：

1.独立的CAN控制器芯片，体积大、不能集成到SoC(片上系统芯片)中。

2.现有的IP核只是针对一种类型的微处理器内核设计接口，与微处理器的接口方式单一，不能满足多种微处理器内核接口。

3.现有的IP核在接收缓冲单元设计时，采用简单的缓冲器，在处理数据的同时，不能接收数据。如专利申请号为：201420867771.6的专利所述，从其结构框图可以看出，其没有FIFO（先进先出）缓冲单元，因此不能实现在被微处理器处理数据的同时接收数据。

发明内容

为了解决上述有关CAN控制器的问题，本发明公开了一种基于FPGA的具有多种总线接口、带接收FIFO的低成本的控制器局域网IP核。本发明提供的控制器局域网IP核，采用IP核的形式便于与微处理集成；具有三种接口方式，与主流微处理器接口兼容；接收数据采用接收FIFO设计，使控制器局域网控制器在被微处理器在读取数据的同时接收来自总线上的数据。

本发明的所采用的技术方案如下：本发明的控制器局域网IP核包括接口管理单元，错误管理逻辑，位时序逻辑，位流处理器，验收滤波，接收FIFO，发送缓冲器。将专用的芯片实现功能设计成IP核，便于在嵌入式系统设计中移植，节约电路板面积，降低成本，可移植性强；可更具实际需要对引脚和接口进行修改，便于与微控制器集成，缩短开发系统开发时间。

接口管理单元提供控制器局域网IP核与微处理器之间的接口，该接口单元具有三种接口方式，分别可与ARM公司的ARM微控制内核、Intel的8051内核以及具有开源总线接口微控制器内核集成。

错误管理逻辑负责控制器局域网IP核中的错误管理，通过统计错误个数，使得控制器可以在三种转态之间切换，提供了系统的容错能力。

位处理逻辑实现位时间的定时以及位同步。

位流处理器对数据进行编码，控制IP核在不同的转态之间切换。

验收滤波模块提供系统的滤波功能，如果数据不能通过滤波，则不能存储于接收FIFO中，可以有选择的接收数据。

接收FIFO接收来自己CAN总线的数据，接收FIFO单元内部含有三个FIFO分别用来存储数据、数据长度以及溢出信号。接收FIFO的设计可以使控制器局域网控制器在被微处理器在读取数据的同时接收来自总线上的数据。

发送缓冲器用于存储将要发送的数据。

所述控制器局域网IP核在FPGA上实现。

附图说明

图1为本发明第一实施例中控制器局域网IP核结构逻辑框图；

图2为本发明第一实施例中控制器局域网IP核应用电路框图；

图3为本发明第一实施例中控制器局域网IP核内部结构信号连接图。

具体实施方式

如图1和图3所示。本发明的控制器局域网IP核包括接口管理单元，错误管理逻辑，位时序逻辑，位流处理器，验收滤波，接收FIFO，发送缓冲器。

接口管理单元提供控制器局域网IP核与微处理器之间的接口，用于根据微控制器的指令控制位流处理器和位时序逻辑；以及将位流处理器上传的状态信息发送至微处理器;该接口单元具有三种接口方式，分别可与ARM公司的ARM微控制内核、Intel的8051内核以及具有开源总线接口微控制器内核集成。

错误管理逻辑负责控制器局域网IP核中的错误管理，通过对IP核内部错误的计数，使得控制器可以在三种状态之间切换，提供了系统的容错能力。

位时序逻辑实现位时间的定时、位同步；产生采样点、发送点、采样位等信号；并将采样点、发送点、采样位发送给位流处理器。

位流处理器控制IP核在不同的状态之间切换，并根据发送点、采样点、采样值以及状态机的状态信号对数据进行仲裁、位填充、解码、错误检测及错误处理。

验收滤波模块提供系统的滤波功能，如果数据不能通过滤波，则不能存储于接收FIFO中，可以有选择的接收数据。

接收FIFO接收来自己CAN总线的数据，接收FIFO单元内部含有三个FIFO分别用来存储数据、数据长度以及溢出信号。接收FIFO的设计可以使控制器局域网控制器在被微处理器在读取数据的同时接收来自总线上的数据。

发送缓冲器用于存储将要发送的数据。所述控制器局域网IP核在型号为XC3S1200E的FPGA上实现。

本发明专利不局限于上述实施例，并不用以限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应在本发明的保护方位之内。

Claims (4)

1.一种基于FPGA的控制器局域网IP核，其特征在于，该IP核包括：

接口管理单元，该单元具有三种总线接口，可以与ARM公司的ARM微控制内核、Intel的8051内核以及具有开源总线wishbone总线接口的微控制器内核集成；

接收FIFO单元，该单元内部含有三个FIFO分别用来存储数据、数据长度以及溢出信号；接收FIFO的设计可以使控制器局域网控制器在被微处理器读取数据的同时接收来自总线上的数据；

验收滤波模块，该模块提供了五种滤波方式：基础滤波模式、标准帧单滤波模式、扩展帧单滤波模式、标准帧双滤波模式、扩展帧双滤波模式；如果数据不能通过滤波，则不能存储于接收FIFO中，五种滤波方式便于控制器局域网IP核应用于不同的场合；

位时序逻辑，该模块实现位时间的定时、位同步；产生采样点、发送点、采样位等信号；并将采样点、发送点、采样位发送给位流处理器；

位流处理器，该单元使控制IP核在不同的发送、接收状态之间切换，并根据发送点、采样点、采样值以及状态机的状态信号对数据进行仲裁、位填充、位解码；

错误管理逻辑，该单元通过对IP核内部的错误进行计数，不同的错误类型，计数值不同，使得IP核可以在总线脱离、主动错误状态、被动错误状态三种状态之间切换，提供了系统的容错能力。

2.如权利要求1所述的结构，接口管理单元内部还有多个寄存器，将FPGA与外部的微处理器连接，微处理器将指令写入相应的寄存器，从而修改寄存器的值，配置IP工作在不同的模式，应用于不同的场合。

3.如权利要求1所述的结构，位流处理器内部还含有CRC(循环冗余校验码)检测单元，可以对接收的数据进行CRC校验,保证接收的数据在传输过程中没有错误发生。

4.如权利要求1、权利要求2和权利要求3所述的结构，该IP核在型号为XC3S1200E的FPGA上实现。