JPH04150539A - 通信のプリアンブル検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パケット構造の受信データ内に含まれてい
る複数のプリアンブルが正規のプリアンブルであること
を検出した際に、その後の受信データをメモリに転送さ
せるＤＭＡ通信のプリアンブル検出装置に関する。

［従来の技術Ｊ 従来、この種のＤＭＡ通信のプリアンブル検出装置にお
いては、パケット構造の受信データ内に含まれている第
１のプリアンブルＡと第２のプリアンブルＢとに対応し
て第１の比較回路と第２の比較回路とが設けられており
、第１の比較回路ｌよ第１の受信プリアンブルＡと予め
設定されて（′する第１の設定プリアンブルとが一致す
るか否かを検出し、また第２の比較回路は第２の受信プ
リアンブルＢと予め設定されている第２の設定プリアン
ブルとが一致するか否かを検出する。

そして、第１および第２の比較回路によって受信プリア
ンブルが予め設定されている正規の設定プリアンブルと
一致することが検出されると、その後の受信データはメ
モリに転送される。

ここで、ｔ＠３図は受信データのパケット構造を示し、
受信データはパケットの前後に前〕くットおよび後バッ
トを持っている。そして、トリガノくケット、ＮＵＬＬ
パケット、ＴＥＸＴノくケラト応答パケット等の各種の
パケットには２種のプリアンブルが含まれている。

第４図は受信データ内に含まれている２種類のプリアン
ブルＡ、Ｂが正規の設定プリアンプＪしと一致するか否
かをジャッジするタイミングを示し、各プリアンブルＡ
、Ｂが８ビット構成の場合、最初の受信プリアンブルＡ
は第１の比較回路によって１ビット毎にジャッジされ、
その結果、受信プリアンブルＡが正規のプリアンブルと
一致したら８ビット受＠後に第２の比較回路ｔｔ受信プ
リアンブルＢが正規のプリアンブルと一致するか否かを
ジャッジする。

［発明が解決しようとする課Ｉｌｌ ところで、例えば前バットにノイズ等が乗ってしまった
ような場合、受信プリアンブルＡを正常受信する前に第
１の比較回路によって一致が検出されてしまうことがあ
る。

このような場合、その後に受信した８ビットデータには
最初のプリアンブルＡがその一部に含まれている為、第
２の比較回路では不一致が検出される。すると、受信側
においては最初のプリアンブルＡの一致待ちに戻るが、
それに続くデータに基づいてプリアンブルＡの一致を何
回も検出したとしてもプリアンブルＡの一致は得られず
、その間に送信側からプリアンブルＡが再送されて来た
としてもそれを受は取りそこなってプリアンブルＡの一
致待ちのままとなり、送信側においては何回もリトライ
をかけなければならないという欠点があった。

この原因は、受信データから第１のプリアンブルを抽出
する際に、前バットのノイズ等によってその抽出位置が
ずれたままの状態で第２のプリアンブルを抽出すること
にあると考えられる。

してみれば、第１のプリアンブルの抽出位置がずれた場
合にはその抽出位置を補正して受信できれば、前バット
にノイズ等が乗ってもデータの正常通信が可能となり、
ＤＭＡａ＠を効率良く行うことができるようになること
は明らかである。

この発明の課題は、第１のプリアンブルの抽出位置がず
れた場合にはその抽出位置を補正してデータを受信でき
るようにすることである。

〔課題を解決するための手段〕

この発明の手段は次の通りである。

（１）第１の比較回路はパケット構造の受信データ内に
含まれている複数のプリアンブルのうち第１の受信プリ
アンブルとそれに対応して予め設定されている第１の設
定プリアンブルとを比較する。

（２）第２の比較回路は受信データ内の第２の受信プリ
アンブルとそれに対応して予め設定されている第２の設
定プリアンブルとを比較する。

（３）受信データ保持回路は少なくても前記第１の受信
プリアンブルを含む受信データを記憶保持するもので、
受信プリアンブルが８ビット構成であれば２バイトシフ
トカウンタである。

（０転送制御回路は前記第１の比較回路で一致が検出さ
れた後に前記第２の比較回路で不一致が検出された際に
は、前記受信データ保持回路に記憶されているデータを
その先頭から第１の受信プリアンブルのデータ長分読み
出して対応する第１の設定プリアンブルと一致するか否
かを比較し。

不一致が検出された場合および一致が検出された場合で
も前記第２の比較回路によって第２の受信プリアンブル
と対応する第２の設定プリアンブルとの不一致が検出さ
れた場合には前記データ保持回路内のデータを１ビット
ずらして第１の受信プリアンブルのデータ長分読み出し
、以下前記第２の比較回路によって一致が検出されるタ
イミングまで受信データをメモリに転送する動作を一時
待機させる。

［作　用］ この発明の手段の作用は次の通りである。

いま、送信側からパケット構造のデータが送られて来る
と、第１の比較回路はパケット構造の受信データ内に含
まれている複数のプリアンブルのうち第１の受信プリア
ンブルとそれに対応して予め設定されている第１の設定
プリアンブルとを比較し、また第２の比較回路は、第２
の受信プリアンブルとそれに対応して予め設定されてい
る第２の設定プリアンブルとを比較する。

これと同時に、受信データ保持回路には少なくても前記
第１の受信プリアンブルを含む受信データが記憶保持さ
れる。

ここで、転送制御回路は前記第１の比較回路で一致が検
出された後に前記第２の比較回路で不一致が検出された
際には次の如く動作する。

即ち、転送制御回路は前記受信データ保持回路に記憶さ
れているデータをその先頭から第１の受信プリアンブル
のデータ長分読み出して対応する第１の設定プリアンブ
ルと一致するか否かを比較し、不一致が検出された場合
および一致が検出された場合でも前記第２の比較回路に
よって第２の受信プリアンブルと対応する第２の設定プ
リアンブルとの不一致が検出された場合には前記データ
保持回路内のデータを１ビットずらして第１の受信プリ
アンブルのデータ長分読み出し、以下前記第２の比較回
路によって一致が検出されるタイミングまで受信データ
をメモリに転送する動作を一時待機させる。

これによって、第１および第２の比較回路で受信プリア
ンブルと正規の設定プリアンブルとの一致が夫々検出さ
れると、その後の受信データはメモリに転送される。

したがって、第１のプリアンブルの抽出位置がずれた場
合にはその抽出位置を補正してデータを受信することが
できる。

［実施例］ 以下、第１図および第２図を参照して一実施例を説明す
る。

第１図はＤＭＡ通信のプリアンブル検出装置のブロック
回路図である。

データ認識部１はフィルタ２を介して送られて来たパケ
ット構造の受信データを１ビット毎に“１″′あるいは
“０″のデータとして認識し、その認識結果を１バイト
シフトカウンタ３に与える。この場合、データ認識部ｌ
は１ビット毎の認識動作に同期してビットタイミング信
号ＢＴを出力し、１バイトシフトカウンタ３に与える。

１バイトシフトカウンタ３はデータ認識部１によって認
識された受信データを１バイト分記憶保持するもので、
データ認識部ｌからのビットタイミング信号ＢＴに同期
して１バイトデータを出力し、比較器４，５に与える。

比較器４はプリアンブルミレジスタ６内に予め設定され
ている設定プリアンブルａと１バイトシフトカウンタ３
からの１バイトデータとを比較するもので、データ認識
部ｌからビットタイミング信号ＢＴが与えられる毎に比
較動作を実行する。

ここで、パケット構造の受信データ内に含まれている第
１のプリアンブルＡを受信し、この受信プリアンブルＡ
が１バイトシフトカウンタ３から１バイトデータとして
比較器４に与えられると、比較器４は両者の一致を検出
して一致検出信号をタイミングカウンタ７に与える。

タイミングカウンタ７は比較器４から一致検出信号を受
は取った後、データ認！ｍ１部ｌからのビットタイミン
グ信号ＢＴを計数するもので、受信データ内に含まれて
いる第１の受信プリアンブルＡが正規の設定プリアンブ
ルａと一致することが検出されてから８ビット受信後に
比較器５に対して動作指令信号を与える。

比較器５はプリアンブル上レジスタ８内に予め設定され
ている設定プリアンブルｂと１バイトシフトカウンタ３
からの１バイトデータとを比較するもので、タイミング
カウンタ７から動作指令信号が入力される毎に比較動作
を実行し、その結果、両者の一致を検出した場合には一
致検出信号をＤＭＡタイミング信号信号部生部９える。

ＤＭＡタイミング信号信号部生部９較器５から一致検出
信号が入力された際に、データ認識部１からのビットタ
イミング信号に基づいてＤＭＡタイミング信号を生成し
、ＤＭＡコントローラ１０に与える。

ＤＭＡコントローラｌＯはＤＭＡタイミング信号信号部
生部９ＤＭＡタイミング信号が入力された際に、１バイ
トシフトカウンタ３からの１バイトデータをメモリに転
送させるもので、受信データに含まれている第１のプリ
アンブルＡと第２のプリアンブルＢとが予め設定されて
いる正規の設定プリアンブルａ、ｂと一致したことを条
件に受信データはメモリに転送される。

一方、比較器５によって両者の不一致が検出された場合
、比較器５は転送制御回路１１に動作指令信号を与える
。

転送制御回路１１はデータ認識部１からの認識結果をそ
のビットタイミング信号ＢＴに同期して１ビット毎に順
次保持する２バイトシフトカウンタ１１−１と、この２
バイトシフトカウンタ１１−１から抽出された１バイト
分のデータを一時記憶する１バイト抽出レジスタ１１−
２と、この１バイト抽出レジスタ１１−２内の１バイト
データとプリアンブルミレジスタ６内の［’プリアンブ
ルａとを比較する比較器１１−３と、この比較器１１−
３から不一致検出信号が入力されている抽出制御部１１
−４と、比較器１１−３から一致検出信号が入力されて
いる補正部１１−５とを有する構成とな１ている。

抽出制御部１１−４は２バイトシフトカウンタ１１−１
内に記憶されているデータをその先頭から１バイト分抽
出する際にその抽出位置を制御するもので、比較器１１
−３から不一致信号が入力される毎にあるいは比較器５
かも不一致信号が入力される毎に２バイトシフトカウン
タ１１−１の抽出位置をその先頭から１ビットずらして
１バイトデータを抽出する。その時、抽出制御部１１−
４はその先着からずらしたビット数を補正部１１−５に
与える。

補正部１１−５は比較器１１−３から一致検出信号が入
力された際、抽出制御部１１−４からのビット数ｎをタ
イミングカウンタ７に与え、タイミングカウンタ７のカ
ウント動作を制御するもので、通常８道のバイナリアッ
プガウンタとして動作するタイミングカウンタ７をｎ進
カウンタとして動作させる。

次に、本実施例の動作を第２図に示すタイムチャートを
参照して説明する。

いま、パケット構造の受信データに含まれている第１の
プリアンブルＡを受信した際、比較器４によってその受
信プリアンブルＡと正規の設定プリアンブルａとの一致
が検出されたものとする。

すると、比較器４から一致検出信号が出力され、タイミ
ングカウンタ７を動作させる。これによって、タイミン
グカウンタ７はデータ認識部ｌからのビットタイミング
信号ＢＴを計数し、８ビー２ト計数後に比較器５を動作
させる。

ここで、比較器５から一致検出信号が出力された場合、
つまり、受信データ内に含まれている第１のプリアンブ
ルＡおよび第２のプリアンブルＢが予め設定されている
正規のプリアンブルａ、　　ｂと一致する場合には、そ
れを条件に比較器５からの一致検出信号によってＤＭＡ
タイミング信号発生部９が動作する為、それ以降の受信
データはメモリに転送される。

しかして、前バットにノイズ等が乗ってしまい、最初の
プリアンブルＡを正常受信する前に比較器４によって一
致が検出されたものとする（第２図参照）。

この場合、その後に受信した８ビットデータには最初の
プリアンブルＡの一部が含まれている為、比較器５によ
っては不一致が検出される。

すると、転送制御回路１１は比較器５からの不一致検出
信号によって次の如く動作する。

即ち、抽出制御部１１−４は２バイトシフトカウンタ１
１−１内に記憶保持されている２バイト分のデータのう
ちその先頭から１ビットずらした位置を抽出位置として
１バイト分のデータを読み出す、これによって抽出され
た１バイト分のデータ（第２図Ｘ）が１バイト抽出レジ
スタ１１−２に記憶されるので、比較器１１−３はこの
１バイト抽出レジスタ１１−２内のデータとプリアンブ
ルミレジスタ６内の設定プリアンブルａとを比較するが
、この場合、第２図に示す如くプリアンブルＡが前バッ
ト２ビット分を含めて検出されたものとすると比較器１
１−３で不一致が検出される。

すると、抽出制御部１１−４は比較器１ｉ−３からの不
一致検出信号によって更に２バイトシフトカウンタ１１
−１の抽出位置を１ビットずらす為、２バイトシフトカ
ウンタ１１−１からは第２図Ｙのデータが抽出され１バ
イト抽出レジスタ１１−２に書き込まれる。この場合、
比較器１１−３で一致が検出されるので、補正部１１−
５は抽出制御部１１−４で得られたビット数ｎをタイミ
ングカウンタ７に与える。

いま、ビット数ｎはｒ２Ｊ、したがってタイミングカウ
ンタ７は８進カウンタから２進カウンタとして動作し、
２ビット分のデータを受信した後、タイミングカウンタ
７から動作指令信号が出力される。この場合、比較器５
によって一致が検出される為、その後の受信データはメ
モリに転送される。

［発明の効果］ この発明によれば、第１のプリアンブルの抽出位置がず
れた場合にはその抽出位置を補正してデータを受信する
ことができるので、前バットにノイズ等が乗ってもデー
タの正常受信が可能となり、ＤＭＡ通信を効率良く行う
ことができる。

【図面の簡単な説明】

第１図および第２図は実施例を示し、第１図はＤＭＡ通
信のプリアンブル検出装置のブロック回路図、第２図は
動作を説明する為のタイムチャート、第３図および第４
図は従来例を説明する為の図で、第３図は受信データの
パケット構造を示した図、第４図は受信データ内に含ま
れている２種類のプリアンブルＡ、Ｂが正規の設定プリ
アンブルと一致するか否かをジャッジするタイミングを
説明する為の図である。 １・・・・・・データ認識部、３・・・・・・ｌバイト
シフトカウンタ、４．５・・・・・・比較器、６・・・
・・・プリアンブルミレジスタ２７・・・・・・タイミ
ングカウンタ、８・・・・・・プリアンブルｂレジスタ
、９・・・・・・ＤＭＡタイミング信号発生部、ｌＯ・
・・・・・ＤＭＡコントローラ、１１・・・・・・転送
制御回路、１１−１・・・・・・２バイトシフトカウン
タ。 特 許 出 願 人 カシオ計算機株式会社

Claims (1)

1. 【特許請求の範囲】 パケット構造の受信データ内に含まれている複数のプリ
   アンブルのうち第１の受信プリアンブルとそれに対応し
   て予め設定されている第１の設定プリアンブルとを比較
   する第１の比較回路と、第２の受信プリアンブルとそれ
   に対応して予め設定されている第２の設定プリアンブル
   とを比較する第２の比較回路とを備え、 前記第１および第２の比較回路が受信プリアンブルと正
   規の設定プリアンブルとの一致を夫々検出した際に、そ
   の後の受信データをメモリに転送させるＤＭＡ通信のプ
   リアンブル検出装置において、 少なくても前記第１の受信プリアンブルを含む受信デー
   タを記憶保持する受信データ保持回路と、 前記第１の比較回路で一致が検出された後に前記第２の
   比較回路で不一致が検出された際には、前記受信データ
   保持回路に記憶されているデータをその先頭から第１の
   受信プリアンブルのデータ長分読み出して対応する第１
   の設定プリアンブルと一致するか否かを比較し、不一致
   が検出された場合および一致が検出された場合でも前記
   第２の比較回路によって第２の受信プリアンブルと対応
   する第２の設定プリアンブルとの不一致が検出された場
   合には前記データ保持回路内のデータを１ビットずらし
   て第１の受信プリアンブルのデータ長分読み出し、以下
   前記第２の比較回路によって一致が検出されるタイミン
   グまで受信データをメモリに転送する動作を一時待機さ
   せる転送制御回路と、 を具備したことを特徴とするＤＭＡ通信のプリアンブル
   検出装置。