JPS617747A - 同期式デ−タ受信回路 - Google Patents

同期式デ−タ受信回路

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JPS617747A
JPS617747A JP59127313A JP12731384A JPS617747A JP S617747 A JPS617747 A JP S617747A JP 59127313 A JP59127313 A JP 59127313A JP 12731384 A JP12731384 A JP 12731384A JP S617747 A JPS617747 A JP S617747A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータ通信、特に同期式シリアルデータの受信
回路に関するものである。
〔従来技術〕
同期式シリアルデータの１フレーム構成は第１図に示す
ように、ビット同期信号ＢＳとフレーム同期信号ＦＳと
情報部ＤＡＴＡの３つの部分からなっている。そして、
フレームが連続して送られる場合や有線通信の場合には
、ビット同期信号ＢＳが省略されることもある。このシ
リアルデータの情報を取り出すには、このフレームに同
期してデータを受信しなければならず、そのためにはフ
レーム同期信号ＦＳを検出しなければならない。
従来のこの種の同期式シリアルデータの受信回路の一例
を第２図に示し説明すると、図において、１はデータ入
力が印力にされるデータ入力端子、２は受信出力が得ら
れる受済偏子である。そして、パターンの一致を検出す
るパターン一致検出回路３と、受信したシリアルデータ
をストアしてデータを処理する回路に渡すデータバッフ
ァ４と、このデータバッファ４の出力を入力とじ受信−
だデータのビット数を計数するカウンタ５と、シリアル
データをパターン一致検出回路３およびデータバッファ
４のどちらに入力するかを切り分けるスイッチ６から構
成される装置 このように構成されに回路忙おいて、まず、メツチロは
パターン一致検出回路３側にオンになつっていて、受信
データは１ビツト毎にパターンの照合をとられ、一致し
たらスイッチ６がデータバッファ４側に倒され、次のビ
ットから次々とデータバッファ４にストアされる。その
とき、カウンタ５が動作を開始し、データバッファ４に
データが１ビツトストアされる度ＶＣ１つ計数する。そ
して、カウンタ５がフレームの情報部（第１図の情報Ｄ
　Ａ、Ｔ　Ａ参照）のピット数分を数えたら、スイッチ
６は再びパクーン一致検出回路３側忙戻される。
したがって、データバッファ４には情報部だけがストア
される。
しかしながら、このような同期式データ受信回路におい
ては、スイッチ６がパターン一致検出回路３側にあると
き、フレーム本来のフレーム同期信号ＦＳ（第１図参照
）、以外にパターンの照合があったとき、例えば、第１
図に示す情報部ＤＡ　’ＦＡの中にフレーム同期信号Ｆ
Ｓと同じパターンが含まれていて、そのフレームの本来
のフレーム同期信号ＦＳが雑音などの影響により検出で
きなかったなどの場合には、パターン一致検出回路３は
間違ったフレーム同期信号でスイッチ６を切替え、デー
タバッファ４には間違ったデータが入力される。ここで
、通常、無線通信など雑音の多いところでは同じフレー
ムをいくつか連続して送る場合が多いが、そのようなと
き、上記のように間違ったフレーム同期信号を見つける
と、そのフレームを正しく受信することができないだけ
でなく、後続のフレームも受信できなくなってしまうと
いう欠点があった。
〔発明の目的および構成〕
本発明は以上の点に鑑み、このような問題を解決すると
共ｋかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、どのようなフレーム同期信号も
取扱うことができ、例え、情報の中にフレーム同期信号
が含まれていたとしても、誤動作を紡ぐことができる同
期式データ受したデータを順にストアするデータのフレ
ーム分より大きな容量のメモリと、このメモリを任意に
アクセスできかつ外部から受け取ったデータをそのメモ
リ忙順次ストアするレジスタと、上記メモリの任意の場
所のパターンの一致を検出するパターン一致検出回路と
、上記メモリを任意にアクセスできかつ読み−出せるバ
ッファと、とのバッファからのデータを受取りデータを
解読するデコーダ　。
とを備えてなるようにしたものである。
〔実施例〕
以下、図面に基づき本発明の実施例を詳細に説明する。
第３図は本発明による同期式データ受信回路の一実施例
を示すブロック図である。
図において、１１はデータ入力が印加されるデータ入力
端子、１２は受信したデータを順にストアするデータの
フレーム分より大きな容量のメモリ、１３はデータ入力
端子１１に接続されメモリ１２を任意にアクセスできか
つ外部から受け取ったデータをそのメモリ１２ＫＪｉ次
ストアするデータレジスタ、１４はメモリ１２に接続さ
れこのメモリ１２の任意の場所のパターンの一致を検出
するパターン一致検出回路、１５はメモリ１２に、接続
されこのメモリ１２を任意にアクセスできかつ読み出せ
るデータバッファ、１６はこのデータバッファ１５のデ
ータを受取りデータを解読（解析）するデご−ダ、・１
７はデータバッファ１５に接続されるスイッチで、この
スイッチ１γはデータバッファ１５の出力をデコーダ１
６側およびデータ出力端子１８側に切り替えるように構
成されている。１９はデータバッファ１５Ｋｌ続され受
信し１４およびデータバッファ１５は、メモリ１２の任
意の場所とアクセスすることができるように構成されて
いる。
つぎに、この第３図に示す実施例の動作を説ｉｌＪ］’
ｊ５゜まず、回路の初期状態としてデーノ歩スタ１３．
パターン一致回路１４およびデータバッファ１５はメモ
リ１２のアドレスのトップを指している。また、スイッ
チ１Ｔはデコーダ１６側に接続されている。
いま、このメモリ１２の構成が８ビツトＸｎバイトとす
る。そして、データ入力端子１１からのデータはデータ
レジスタ１３に順次シフトされ８ビット揃ったところで
、その８ピツト（１バイト）デ」りをメモリ１２にスト
アし、データレジスタ１３のメモリ１２に対するアドレ
スポインタを１つインクリメント（ｉｎｃｒｅｍｅｒｒ
ｔ”ｈ　）する。そして、このデータレジスタ１３はこ
の動作を繰り返し、メモリ１２の終りのアドレス、すな
わち、ｎバイト書き終ったら、アドレスのポインタを初
期化する。
一方、パターン−紙積出回路１４はデータレジスタ１３
のアドレスポインタと自分の持っているメモリ１２に対
するアドレスポインタに差が出た場合に動作を開始する
。そして、その動作は、メモリ１２からデータを読み出
しパターン照合をとる。ここで、同期信号がメモリ１２
のデータの２つのアドレスＫまたがっている場合も考え
られるので、前のアドレスと現在のアドレスと２バイト
分を読み出し、それを１ビツトずつシフトさせて同期バ
ター／の一致をみる。そして、同期信号のバタ・−ンの
一致がなかったら、ポインタを１つ進めて前述と同様に
パターン照合を行い、データレジスタ１３のポインタに
追いついたら、動作をそこで停止する。
ここで、もしも、同期信号パターンの一致があったら、
パターン−紙積出回路１４はそこでそのポインタのアド
レスをデータバッファ１５に送りパターン照合機能をそ
こで停止する。
つぎに、パターン−紙積出回路１４からポインタのアド
レスを送られたデータバッファ１５は、そのアドレスか
らメモリ１２のデータを順次取り出し、スイッチ１Ｔを
通してデコーダ１６に送る。
ここで、データバッファ１５もポイントのアドレスがデ
ータレジスタ１３に追いついたなら、再び差ができるま
で動作を停止している。そして、これを１フレーム分繰
り返したなら、デコーダ１６は受取ったデータが正しい
フレーム同期によるも符号が用いられており、この第３
図に示す実施例ぇおい−Ｃいヵ、デ、も符号化され工い
う、ｔ′遠デコーダ１６はデータの誤り検出を行い、誤
りの数が予め設定した基準値以下ならそのデータは正し
いフレーム同期信号によるものと判断し、基準値を上回
っていたなら間違ったフレーム同期信号を検出したため
と判断する。また、あるいは、フレームの情報部の特定
の位置に特定の情報、例えば、回線番号や機器番号など
を入れておき、それが受信データ中に見つかったなら正
しいと判断する方法もある。
そして、このデコーダ１６が、受信データが正しいフレ
ーム同期によるものであると判断したら、デコーダ１６
はデータバッファ１５のポインタを再びパターン−紙積
出回路１４のポインタのアドレスに設定し、スイッチ１
７を受信出力端子１８側に倒す。この、データバッファ
１５は再び順次データをメモリ１２から取り出し、今後
は、スイッチ１７と受信出力端子１Ｂを通して図示しな
いデータ処理部へデータを送る。
そして、１フレ一ム分データを送り終えたなら、スイッ
チ１７をデコーダ１．Ｂ側に倒し、パターン−紙栓出回
路１４０機能を復活させ、このパターン−紙積出回路１
４は、再びメモリ１２のデータを取り出１２て同期パタ
ーンの照合を行う。
ここで、もし、デコーダ１６において、受信データが正
しいフレーム同期信号によるものでないと判断したなら
ば、デコーダ１６はスイッチ１Ｔを切換えることなく、
づターン−紙栓出回路１４０機能を復活させる。そして
、このパターン−紙積出回路内およびデータバッファ１
５のポインタもｎバイト目を読み出したなら、値は初期
化される。
〔発明の効果〕
以上の説明より明らかなように、本発明によれれば、複
雑な手段を用いることなく、１フレ一ム分より十分大き
い容量のメモリを持ち、このメモリに順次シリアルデー
タをストアしていき、ノ（ターン−紙積出回路の入力を
このメモリの任意の場所から取り、一致したメモリの場
所の次からデータを取り出し、そのデータが正しいフレ
ーム同期によるものかどうかをデコーダにより判定し、
正しいデータだけをデータの処理部に渡丁ようにし、た
簡単な回路構成によって、どのようなフレーム同期信号
も取扱うことができ、例、えば、情報の中にフレーム同
期信号が含まれていたとしても、誤動作を防止すること
ができるので、実用上の効果は極めて大である。
【図面の簡単な説明】
第１図は一般的な同期式データのフレームの構成を示す
説明図、第２図は従来の同期式データ受信回路の一例を
示すブロック図、第３図は本発明による同期式データ受
信回路の一実畦を示すブロック図である。 １２・φ・・メモリ、１３・・・・データレジスタ、１
４・・・・パターン−紙積出回路、１５・・・・データ
バッファ、１６・・・・デコーダ。

Claims (1)

    【特許請求の範囲】
  1. 受信したデータを順にストアするデータのフレーム分よ
    り大きな容量のメモリと、このメモリを任意にアクセス
    できかつ外部から受け取つたデータを該メモリに順次ス
    トアするレジスタと、前記メモリの任意の場所のパター
    ンの一致を検出するパターン一致検出回路と、前記メモ
    リを任意にアクセスできかつ読み出せるバッファと、こ
    のバッファからのデータを受取りデータを解読するデコ
    ーダとを備えてなることを特徴とする同期式データ受信
    回路。
JP59127313A 1984-06-22 1984-06-22 同期式データ受信回路 Expired - Lifetime JP2636210B2 (ja)

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EP85107719A EP0165619B1 (en) 1984-06-22 1985-06-21 Synchronous data receiver circuit
CA000484728A CA1236167A (en) 1984-06-22 1985-06-21 Synchronous data receiver circuit
DE8585107719T DE3582699D1 (de) 1984-06-22 1985-06-21 Schaltung fuer synchronen datenempfaenger.
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